SU1173411A1 - Вычислительное устройство - Google Patents

Abstract

ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО, содержащее три регистра, два сумматора , схему сравнени , причем вход мантиссы делимого устройства соединен с первой группой информационных входов первого регистра, выходы первого регистра со смещением на один в сторону старших и выходы второго регистра подключены соответственно к йервой и второй группам информационных входов первого сумматора, вьрсоды которого подключены к первой группе информационных входов второго сумматора, выходы последнего подключены к второй группе информационных входов, первого регистра, первые .группы информационных входов второго и третьего регистров подключены соответственно к входам коэффициентов умножени  и делени  устройства, входы установки первого, второго и третьего рет гистров соединены с входом начальной установки устройства, входы разрешени  и сложени  первого сумматора соединены соответственно с первым и вторым входами мантиссы делител  устройства, выход схемы сравнени  соединен с входом разрешени  второго сумматора и с первым выходом мантиссы результата устройства,вход сложени  второго сумматора соединен с вторым выходом мантиссы результата устройства, отличающеес  тем, что, с целью расширени  функциональных возможностей за счет обеспечени  делени  при поразр дном вводе делител , оно содержит четвертый регистр, третий, четвертый и п тый сумматоры, два элемента И, элемент ИЛИ, элемент ЗАПРЕТ и счетчик , причем выходы четвертого регистра соединены с первыми группами информационных входов третьего и четвертого сумматоров, выходы которых подключены соответственно к СП вторым группам информационных вхос дов второго и третьего регистров, выходы которых соединены соответственно с вторыми группами информа§ ционных входов третьего и четвертого сумматоров, выходы четвертого сумматора соединены с второй груп пой информационных входов второго со сумматора и со смещением на один в сторону младших с первой группой 4: входов п того сумматора, втора  группа информационных входов которого соединена с выходами первого сумматора, выход знака первого регистра соединен с входом сложени  второго сумматора, входом вычитани  третьего сумматора, входом сложени  п того сумматора и с первым входом схемы сравнени , второй вход которой подключен к выходу знака п того сумматора, выход схемы сравнени  соединен с входом разрешени  третьего сумматора, входы разреше- ни  и вычитани  четвертого суммато

Description

pa соединены соответственно с входами разрешени  и сложени  первого сумматора, инверсный выход старшего разр да четвертого сумматора соединен с первым входом первого элемента И, выход которого соединен с первым входам второго элемента И и управл ющим входом элемента ЗАПРЕТ, выходом соединенного с тактовыми входами регистров с первого по чет вертый , второй вход второго элемента И и информационНьй вход элемента ЗАПРЕТ соединены с тактовым входом устройства, выходы трех старших разр дов четвертого регистра соеди нены соответственно с первым, вторым

3411

входами элемента ИЛИ и с выходом начала формировани  результата уст- ройства, выход элемента ИЛИ соединен с вторым входом первого эЛемента И, выход второго элемента И соединен с счетным входом счетчика, вход приема информации которого соединен с входом установки четвертого регистра и входом начальной установки устройства, информационные входы четвертого регистра и счетчика соединены соответственно с входами константы и пор дка делител  устройства, выход счетчика  вл етс  выходом пор дка результата устройства.

1

Изобретение относитс  к вычислительной технике и может быть использовано в специализированных цифровых вычислительных устройствах.

Целью изобретени   вл етс  расширение функциональных возможностей за счет обеспечени  делени  при поразр дном вводе делител .

На чертеже представлена схема вычислительного устройства.

Вычислительное устройство содержит регистры 1,2,3 и 4, сумматоры 5-9, схему 10 сравнени , элемент ИЛИ 11, элемент И12, элемент 13 ЗАПРЕТ, элемент И 14, счетчик 15, вход 16 коэффициента умножени , вход 17 коэффициента делени , входы 18 и 19 мантиссы делител , вход 20 мантиссы делимого, вход 21 константы,вход-22 пор дка делител , вход 23 начальной установки, тактовый вход 24, выходы 25 и 26 мантиссы результата, выход 27 пор дка результата, выход 28 начала формировани  результата.

Сумматоры 5-9  вл ютс  сумматорами-вычислител ми .

Сумматоры 5 и 6 при отсутствии сигнала на входе разрешени  осуществл ют передачу кода с первого информационного входа на выход без изменени . При на-пичии сигналов разрешени  и сложени  осуществл етс  сложение операндов, при отсутствии сигнала сложени  - вычитание второго операнда из первого сумматора 7, 8. При наличии сигнала вычитани  сумматоры вычитают первый операнд из второго и при отсутствии сигнала разрешени  передают на выход код . второго информационного входа.

Сумматор 9 при наличии сигнала вычитани  вычитает код первого информационного входа из кода второго информационного входа, в противном случае - складывает.

Вычислительное устройство в режиме делени  параллельного кода на последовательный код работает следующим .образом.

По импульсу начальной установки, поступающему на вход 23 устройства происходит запись начальных значений в регистры 1,2,3 и 4 и в счетчик 15 с соответствуюпщх входов устройства 20,16,17,21 и 22, причем в регистры 2 и 3 записываетс  код О, в регистр 1 - код мантиссы делимого М, в старший разр д регистра 4 - код 1, в остальные ра. . т.е. в регистр 4

т.е. в регистр 4 зады - код

писываетс  код R, в счетчик 15 дополнительный код П пор дка делител .

Код делимого М может измен тьс 

3R .. 3R

в пределах - тт М -г,

D4 О4

После начальной установки выполн ютс  (k+n+1) циклов вычислени . где (k+1) - число пустых разр до при нарушении нормализации делител , о - требуемое число значущих разр дов частного, В каждом j-OM циклe(j 0, 1,.. k+n) на входы 18 и 19 устройства подаетс  цифра S . j-ro разр да «(начина  со старшего) мантиссы делител , представленного в избыточном двоичном коде. Цифра S; у каждого разр да может принимать одно из трех значений: О, 1, -1, которы кодируютс  двум  двоичными разр да ми Р)( ), следующим .образом t РХ 1 Ч X i соответст вуёт S;,,.. 6, P,,j 1, q, О Ь PX,J Ь соответствует S q . 1 соответствует S. Вычислительное устройство работ ет только при положительных значени х мантиссы делител . За (k+n+1) циклов принимаютс  все разр ды мантиссы делител . При этом полное значение делите л  X равно 2 5 В каждом j-ом цикле (j k+1, k+2,.,,, k+n) на рыходах 25 и 26 устройства формируетс  цифра S , i-ro (начина  со старшего) разр да мантиссы частного в избыточном дво ичном коде (i О,1,2,,,,,,п-1). Пор док частного формируетс  счетчиком 15 и выводитс  на выходы 27 устройства. За п циклов на выходы 25 и 26 устройства выдаютс  все разр ды ма тиссы частного. При этом полное зн чение частного 2 равно П V , 0 V В каждом J-OM цикле управление работой сумматоров 5 и 8 осуществл  етс  кодом цифры S X J управление работой сумматоров ё и 7 - кодом цифры S 2 . , управление работой сумматора 9 - знаковым разр дом регист ра 1 , Разр д цифры S : формируетс схемой 10 сравнени , навходы кото рой подаютс  знаковые разр ды сумматора 9 и регистра 1, Разр д q . цифры S, ;  вл етс  знаковым разр дом регистра 1, j-ый вычислительный цикл заканчиваетс  по влением j-ro импульса на входе 24 устройства (счет импульсов начинаетс  после НУ), после чего начинаетс  (3+1)-ый вычислительный цикл. Импульс с входа 24 устройства поступает либо через элемент И 14 на счетный вход счетчика 15., либо через элемент 13 ЗАПРЕТ - на такто,вые входы регистров 1,2,3 и 4, Происходит запись в регистры 1,2 и 3 с их вторых информационных входов и сдвиг содержимого регистра 4 на один разр д в сторону младших. Управление элементами И 14 и ЗАПРЕТ 13 осуществл етс  элементами ШШ 11 и И 12 по анализу старших разр дов регистра 4 и сумматора 2, Начальные значени  кодов в регистрах 1,2,3,4 не измен ютс  до тех пор, пока Sx.j не примет единичное значение. Это позвол ет провести первую нормализацию делител ,т,е. исключить все старшие разр ды мантиссы делител , заполненные нул ми. Элемент И 14 при нормализации открыт,. Поэтому при приеме нул  в очередном разр де мантиссы делител  код счетчика 15 увеличиваетс  на единицу. После окончани  первой нормализа- ции элемент И 14 закрываетс  и открываетс  элемент 13 ЗАПРЕТ. В регистры 1,2,3 и 4 хаписываютс  новые значени  кодов, после чего значени  данных регистров не измен ютс  до тех пор, пока на входах 18 и 19 не по в тс  коды О или 1. Это позвол ет провести вторую нормализацию делител , т.е. исключить старшие разр ды мантиссы делител  при приеме на входы 18 и 19 устройства последовательности: S ; I у Ij Ij При этом в регистре 3 формируетс  код мантиссы нормализованного дели- . тел , умноженный на коэффициент R k ,,.),,j2-, где S О или 1, В счетчике 15 формируетс  пор док частного, равный пор дку нормализованного делител , вз тому с обратным знаком П2 Начина  с (k+1)-ro цикла процесс нормализации заканчиваетс , начинаетс  формирование на выходах 25 и

26 цифр мантиссы частного, начина  со старшего разр да, в избыточном двоичном коде.

В (k+1)-oM цикле на выход устрой-ства 28 выводитс  положительный импульс с выхода разр да регистра 4 с весом 2 R дл  подготовки следующего устройства системы к приему цифр частного,

Элемент 13 ЗАПРЕТ посто нно отт крыт, элемент И 14 посто нно закрыт. По каждому j-му импульсу (), ..,,,k+1,...,,k+n), поступающему на вход 24 устройства, содержимое регистра 1,2,3 и 4 обновл етс .

Таким образом, в течение., (k+n+l) циклаформируетс  на выходах 25 и 26 устройства последовательный код . мантиссы частного, а на выходах 27 устройства - параллельный код пор дка ..

Кроме делени  параллельного кода на последовательный код устройство .позвол ет вычисл ть результат умножени  последовательного кода на дробный коэффициентj заданный числами в параллельном коде. При этом не требуетс  кака -либо перестройка структуры.

При вычислении функции Z - х

о

на входы 20 и 21 устройства необходимо подать О, на вход 16 параллельный дополнительный код операнда А, на вход 17 - параллельный код операнда В.(Вход 22 в этом режиме не используетс )

Последовательный код операнда X на входы 18 и 19, а также управл ющие сигналы на входы 23 и 24 устройства подаютс  также, как и в первом режиме.

Так как структура не перестраиваетс , алгоритм работы устройстйа

при вычислении функции Z - х тот

Б

ЧТО. И в первом режиме. Отличие заключаетс  лишь в записи начальных условий.

В течение всего процесса вычислений элемент ЗАПРЕТ 13 открыт, элемент И 14 закрыт. Работа устройства происходит аналогично предыдущему режиму..

.Методическа  погрешность вычислени  не превьш1ает 2 при вьшолнении услови  .

Claims (1)

1. ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО, содержащее три регистра, два сумматора, схему сравнения, причем вход мантиссы делимого устройства соединен с первой группой информационных входов первого регистра, выходы первого регистра со смещением на один в сторону старших и выходы второго регистра подключены соответственно к первой и второй группам информационных входов первого сумматора, выходы которого подключены к первой группе информационных входов второго сумматора, выходы последнего подключены к второй группе информационных входов первого регистра, первые группы информационных входов второго и третьего регистров подключены соответственно к входам коэффициентов умножения и деления устройства, входы установки первого, второго и третьего регистров соединены с входом начальной установки устройства, входы разрешения и сложения первого сумматора соединены соответственно с первым и вторым входами мантиссы делителя устройства, выход схемы сравнения соединен с входом разрешения второго сумматора и с первым выходом мантиссы результата устройства,вход сложения второго сумматора соединен с вторым выходом мантиссы результата устройства, отличающееся тем, что, с целью расширения функциональных возможностей за счет обеспечения деления при поразрядном вводе делителя, оно содержит четвертый регистр, третий, четвертый и пятый сумматоры, два элемента И, элемент ИЛИ, элемент ЗАПРЕТ и счетчик, причем выходы четвертого регистра соединены с первыми группами информационных входов третьего и четвертого сумматоров, выходы которых подключены соответственно к вторым группам информационных входов второго и третьего регистров, выходы которых соединены соответственно с вторыми группами информационных входов третьего и четвертого сумматоров, выходы четвертого сумматора соединены с второй группой информационных входов второго сумматора и со смещением на один в сторону младших с первой группой входов пятого сумматора, вторая группа информационных входов которого соединена с выходами первого ' сумматора, выход знака первого регистра соединен с входом сложения второго сумматора, входом вычитания третьего сумматора, входом сложения пятого сумматора и с первым входом схемы сравнения, второй вход которой подключен к выходу знака пятого сумматора, выход схемы сравнения соединен с входом разрешения третьего сумматора, входы разреше-, ния и вычитания четвертого суммато ра соединены соответственно с входами разрешения и сложения первого сумматора, инверсный выход старшего разряда четвертого сумматора соединен с первым входом первого элемента И, выход которого соединен с первым входом второго элемента И и управляющим входом элемента ЗАПРЕТ, выходом соединенного с тактовыми входами регистров с первого по четвертый, второй вход второго элемента И и информационный вход элемента ЗАПРЕТ соединены с тактовым входом устройства, выходы трех старших разрядов четвертого регистра соеди^нены соответственно с первым, вторым входами элемента ИЛИ и с выходом начала формирования результата устройства, ‘выход элемента ИЛИ соединен с вторым входом первого элемента И, выход второго элемента И соединен с счетным входом счетчика, вход приема информации которого соединен с входом установки четвертого регистра и входом начальной установки устройства, информационные входы четвертого регистра и счетчика соединены соответственно с входами константы и порядка делителя устройства, выход счетчика является выходом порядка результата устройства.