SU1709352A1 - Устройство дл делени - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в универсальных и специализированных ЭВМ дл  построени  устройств делени  чисел. Целью изобретени   вл етс  сокращение аппаратурных затрат. Устройство содержит регистры 1-3 делимого, делител  и частного, коммутатор 11. блок 4 делени  усеченных чисел, блок 6 умножени , узел 5 коррекции частного, два вычитател  1,8< первый сумматор-вычитатель 9, блок 12 управлени , а также нововведенный второй сумматор-вычитатель 10. 7 ил.

Description

Фиг.1

Изобретение относитс  к вычислительной технике и может быть использовано в быстродействующих арифметических устройствах дл  выполнени  операции делени .

Известно устройство дл  делени , содержащее регистры делимого, делител  и частного, сумматор принудительного округлени  делител , блок делени  усеченных чисел, узел коррекции частного, блок умножени , три вычитател , коммутатор и блок управлени .

В данном устройстве в блок делени  усеченных чисел поступает k+2 разр дов делимого и делител . За один такт формируетс  k-разр дное частное. Недостатком этого устройства  вл етс  большое количество аппаратуры, так как при реализации блока делени  усеченных чисел на ПЗУ количество хранимых в нем k-разр дных слов составит

Наиболее близким по технической сущности к предлагаемому  вл етс  устройство дл  делени , содержащее регистры делимого , делител  и частного, блок делени  усеченных чисел, узел коррекции частного, блок умножени , два вычитател , сумматорвычитатель , коммутатор и блок управлени , причем вход данных устройства соединен с информационными входами первой группы коммутатора и с информационными входами регистра делител , выходы разр дов которого соединены с входами первой группы блока умножени  и сумматора-вычитател , выходы коммутатора соединены с информационными входами, регистра делимого, выходы старших разр дов которого соединены с входами делимого блока делени  усеченных чисел, входы делител  которого соединены с выходами старших разр дов регистра делител , вы . ходы разр дов регистра делимого соединены с входами уменьшаемого первого вычитател , входы вычитаемого и заема которого соединены с выходами первой и второй групп блока умножени , выходы разности и заема первого вычитател  соединены с входами уменьшаемого и вычитаемого второго вычитател , выходы которого соединены с входами второй группы первого сумматора-вычитател  и коммутатора, входы третьей группы которого соединены с выходами сумматора-вычитател , выход знакового разр да второго вычитател  соединен с управл ющим входом первого сумматора-вычитател  и первым управл ющим входом узла коррекции частного, второй управл ющий вход которого соединен с выходом знакового разр да сумматора-вычитател  и с первым управл ющим

входом коммутатора, выходы блока делени  усеченных чисел соединены с входами второй группы блока умножени  и информационными входами узла коррекции частного,

выход которого соединен с информационным входом регистра частного, синхровход которого соединен с входом синхронизации устройства и с синровходами регистров делимого и делител  и блока управлени , первый выход которого соединен с вторым управл ющим входом коммутатора, второй и третий выходы блока управлени  соединены с входами разрешени  записи регистров делимого и делител  соответственно.

5 В данном устройстве в блок делени  усеченных чисел поступает k+1 разр дов делимого и делител . За один такт формируетс  k-разр дное частное. Недостатком этого устройства  вл етс  большое количество

0 аппаратуры, так как при реализации блока делени  усеченных чисел на ПЗУ количество

хранимых в нем k-разр дных слов составит 2

Цель изобретени  - сокращение колм5 чества аппаратуры устройства при том же его быстродействии.

Поставленна  цель достигаетс  тем, что в устройство дл  делени , содержащее регистры делимого, делител  и частного, блок

0 делени  усеченных чисел, узел коррекции . частного, блок умножени , два вычитател , первый сумматор-вычитатель, коммутатор и блок управлени , причем вход данных устройства соединен с информационными

5 входами первой группы коммутатора и с информационными входами регистра делител , выходы разр дов которого соединены с входами первой группы блока умножени  и первого сумматора-вычита0 тел , выходы коммутатора соединены с информационными входами регистра делимого, выходы старших разр дов которого соединены с входами делимого блока делени  усеченных чисел, входы делител 

5 которого соединены с выходами старших . разр дов регистра делител , выходы разр дов регистра делимого соединены с входами уменьшаемого первого вычитател , входы вычитаемого и заема которого соединены с выходами первой и второй групп блока умножени , выходы разности и заема первого вычитател  соединены с входами уменьшаемого и вычитаемого второго вычитател , выходы которого соединены

5 с входами второй группы первого сумма тора-вычитател  и с информационными входами второй группы коммутатора, информационные входы третьей группы которого соединены с выходами первого сумматора вычитател , выход знакового разр да второго вычитател  соеАинен с управл ющим входом первого сумматора-вычитател  и первым управл ющим входом узла коррекции частного, второй управл ющий вход которого соединен с выходом знакового разр да первого сумматора-вычитател , выходы блока делени  усеченных чисел соединены с входами второй группы блока умножени  и информационными входами узла коррекции частного, выход которого соединен с информационным входом регистра частного, синхровход которого соединен с входом синхронизации устройства и с синхровходами регистров делимого и делител  и..блока управлени , первый выход которого соединен с управл ющим входом коммутатора, второй и третий выходы блока управлени  соединены с входами разрешени  записи регистров делимого и делител  соответственно, введен второй суммауорвычитатель , управл ющий вход которого соединен с выходом знакового разр да второго вычитател , выходы регистра делител  и выходы второго вычитател  соединены с входами соответственно первой и второй групп второго сумматора-вычитател , выход знакового разр да которого соединен с третьим управл ющим входом узла коррекции частного, первый, второй и третий входы блока управлени  соединены с выходами знаковых разр дрв соответственно второго вычитател , первого

сумматора-вычитател  и второго сумматора-вычитател , выходы которого соединены с информационными входами четвертой группы коммутатора.

Поставленна  цель достигаетс  также тем, что блок управлени  содержит счетчик, пам ть микрокоманд, четыре элемента И и два элемента ИЛИ, причем счетный вход счетчика соединен с синхровходом блока управлени , выход счетчика соединен с адресным входом пам ти микрокоманд, первый выход которой соединен с первыми входами элементов И, выходы первого и второго элементов И соединены соответственно с первым и вторым входами первого элемента ИЛИ, выходы третьего и четвертого элементов И соединены соответственно с первым и вторым входами второго элемента ИЛИ, выходы элементов ИЛИ образуют первый выход блока управлени , первый выход которого соединен с вторым входом первого элемента И и. первым инверсным

входом третьего элемента И, второй инверсный вход которого соединен с третьим входом блока управлени , второй вход которого соединен с инверсным входом второго элемента И и вторым входом четвертого элемента И, второй и третий выходы

пам ти микрокоманд  вл ютс  вторым и третьим выходами блока управлени  соответственно .

На фиг. 1 приведена структурна  схейа 5 предлагаемого устройства дл  делени ,- на фиг.2-структурна  схема блока управлени ; на фиг.З - структурна  схема одной из возможных реализаций блока делени  усеченных чисел; на фиг.4 - функциональна 

0 схема делительной матрицы дл  случа  k 4 (где k - количество получаемых за один такт двоичных цифр частного); н фиг.5 функциональна  схема  чейки делительной матрицы; на фиг.б - функциональна 

5 схема корректора блока делени  усеченных чисел дл  k 4; на фиг.7 - функциональна  схема узла коррекции дл  k 4.

Устройство дл  делени  содержит (фиг.1) регистры 1,2 и 3 соответственно делимого, делител  и частного, блок 4 делени  усеченных чисел, узел 5 коррекции частнбго, блок 6 умножени , первый 7 и второй 8 вычитатели , первый 9 и второй 10 сумматоры-вычитатели , коммутатор 11, блок 12

5 управлени , вход 13 данных устройства, вход 14 синхронизации устройства, выходы 15-17 соответственно с первого по третий блока 12 управлени , выход 18 знакового разр да второго вычитател  8, выход 19 знй0 кового разр да первого сумматора-вычитател  9, выход 20 знакового разр да второго сумматора-вычитател  10, выходы 21 разр дов регистра 1 делимого, выходы 22 старших разр дов регистра 1 делимого, выходы

5 23 разр дов регистра 2 делител , выходы 124 старших разр дов регистра 2 делител , выходы 25 блока 4 делени  усеченных чисел, выходы 26 первой и 27 второй групп блока . 6 умножени , выходы 28 разности и 29 зае0 -ма первого вычитател  7, выходы 30 второго вычитател  8, выходы 31 первого сумматора-вычитател  9, выходы 32 второго сумматора-вычитател  10.

Вход 13 данных устройства соединен с

5 информационными входами первой группы коммутатора 11 и с информационными входами регистра 2 делител , выходы 23 разр дов которого соединены с входами первой группы блока б умножени  и первого сум0 матора-вычитэтел  9, выходы коммутатора 11 соединены с информационными входами регистра 1 делимого, выходы 22 старших разр дов которого соединены с входами делимого блока 4 делени  усеЦен5 ных чисел, входы делител  которого соединены с выходами 24 старших разр дов регистра 2 делител , выходы 21 разр дов регистра 1 делимого соединены с входами уменьшаемого первого вычитател  7. входы вычитаемого и заема которого соединены с

выходами 26 первой и 27 второй групп блока 6 умножени , выходы 28 разности и 29 заема первого Ьычитател  соединены с входами уменьшаемого и вычитаемого второго вычитател  8, выходы 30 которого соединены с входами второй группы первого сумматора-вычитател  9 и с информационными входами второй группы коммутатора 11, информационные входы третьей группы которого соединены с выходами 31 первого сумматора-вычитател 

9,выход 18 знакового разр да второго вычитател  8 соединен с управл ющим входом первого сумматора-вычитател  9 и первым управл ющим входом узла 5 коррекции частного, второй управл ющий вход которого соединен с выходом 19 знакового разр да первого сумматора-вычитатал  9, выходы 25 блока 4 делени  усеченных чисел соединены с входами второй группы блока 6 умножени  и информационными входами узла 5 коррекции частного, выход которого соединен с информационным входом регистра 3 частного, синхровход которого соединен с входом 14 синхронизации устройства и с синхровходами регистров 1 делимого и 2 делител  и блока 12 управлени , первый выход 15 которого соединен с управл ющим входом коммутатора 11, второй 16 и третий 17 выходы блока 12 управлени  соединены с входами разрешени  записи регистров 1 делимого и 2 делител  соответственно, управл ющий вход второго сумматора-вычитател 

10.соединен с выходом 18 знакового разр д второго вычитател  8, выходы 23 регистра 2 делител  и выходы 30 второго вычитател  8 соединены с входами соответственно первой и второй групп второго сумматора-вычитател  10, выход 20 знакового разр да которого соединен с третьим управл ющим входом узла 5 коррекц и частного , первый, второй и третий входы блока 12 управлени  соединены с выходами 18,19,20 знаковых разр дов соответственно второго вычитател  8, первого сумматоравычитател  9 и второго сум.матора-вычитател  10, выходы 32 которого соединены с информационными входами четвертой труппы коммутатора 11.

Блок 12 управлени  содержит (фиг.2) счетчик 33, пам ть 34 микрокоманд, четыре элемента И 35-38 и два элемента ИЛИ 39,40.

Блок 4 делени  усеченных чисел содержит (фиг.З) делительную матрицу 41, корректор 42, выход 43 старшего разр да и выходы 44 младших разр дов делительной матрицы 41.

Делительна  матрица 41 содержит {фиг.4) матрицу  чеек 45, вход 46 логической единицы, вход 47 логического нул .

Ячейка 46 содержит (фиг.5) элемент 48

неравнозначности, одноразр дный двоичный сумматор 49, вход 50 разр да делимого (остатка), вход 51 (он же  вл етс  выходом 55) разр да делител , управл ющий вход 52 (на этот вход подаетс  значение соответствующей цифры частного), который  вл етс  и выходом 57  чейки, вход 53 переноса, выходы 54 и 56 соответственно суммы и переноса  чейки.

Корректор 42 содержит (фиг.б) k двух5 входовых элементов Или 58.

Узел 5 коррекции частного содержит (фиг.7)k-paзp дный сумматор И 59, элемент ИЛИ-НЕ 60, инвертор 61.

Рассмотрим функциональное назначение и реализацию основных узлов и блоков предлагаемого устройства дл  делени .

Регистры 1 делимого и 2 делител  предназначены дл  временного хранени  двоичных кодов делимого (остатков) и делител .

5 Регистр 1 делимого (п+1)-разр дный, из ко торых один разр д расположен слева от зап той и п разр дов справа от зап той, Регистр 2 делител  содержит п разр дов, когррые все расположены справа от зап той. В первом такте делени  в эти регистры загружаютс  дроичные коды делимого и делител , которые  вл ютс  правильными положительными Дроб ми. Регистры 1,2 Могут быть реализованы на основе двухтак5 тнЫх синхронных DV-триггеров. Запись информации в регистры 1,2 производитс  по. синхроимпульсу при наличии разрушающего потенциала на их V-входах. V-входы всех триггеров регистра 1 делимого объединены

0 и подключены к вь1ходу 16, а V-входы всех триггеров регистра 2 делител  объединены и подключены к выходу 17 блока 12 управлени .

Регистр 3 частного предназначен дл 

5 хранени  частного и реализован в виде регистра с возможностью однотактного сдвига на k разр дов в сторону старших разр дов. Информационные входы k его младших разр дов соединены с выходами

0 узла 5 коррекции. Регистр 3 может быть построен на основе двухтактных синхронных Ь-триггеров, причем выход i-ro триггера О 1,2,..,(l-k), где I - разр дность частного) соединен с информационным входом (l+k)5 го триггера. Запись информации в регистр 3 производитс  по синхроимпульсу, поступающему с входа 14 синхронизации устройства.

Блок 4 делени  усеченных чисел предназначен дл  получени  k-разр дного частного от делени  старших k разр дов делимого , поступающих с выходов 22 регистра 1, и старших k разр дов делител , поступающих с выходов 24 регистра 2 делител . При небольших значени х k блок 4 делени  усеченных чисел целесообразно разрабатывать по соответствующей таблице истинности либо в виде быстродействующего логического шифратора. Либо в виде быстрой поисковой таблицы, реализованной на ПЗУ. При больших же значени х k может оказатьс  более предпочтительной реализаци  блока 4 в виде совокупности быстродействующей однотактной матричной схемы делени , использующей алгоритм с восстановлением или без восстановлени  остатков и все возможные средства ускоренной реализации этих алгоритмов и корректора (см.фиг.З). Возможн ы и другие варианты реализации блока 4 делени  усеченных чисел. На фиг.4 дл  случа  k 4 приведена структурна  схема делительной матрицы в виде однотактной матричной схемы делени  без восстановлени  остатков, построенной из однотипных  чеек, функциональна  схема которых приведена на фиг.5. Можно сказать, что при делении в блоке 4 значени  k старших разр дов делимого X (или остатка) на значение k старших разр дов делител  Y в предположении, что Y - правильна  нормализованна  дробь, а О X 2Y, разность между истинным значением k разр дов чacтнo o, получаемым при делении полноразр дных чи сел, и значением частного, сформированным в блоке 4, не превышает по абсолютной величине величины, равной двум единицам младшего разр да истинного значени  k разр дов частного (вес младшего разр да k старших разр дов частного равен Дл  этого докажем неравенство , -....-, где Xt - значение k старших разр дов делимого; YI - значение k старших разр дов делител ; . А - цела  часть значени  А; 2 - масштабный коэффициент, обеспечивающий представление k старших разр дов истинного и предсказываемого частного в виде целого числа. Значение младших разр дов делимого X и делител  Y равно Х2 X -Xi, Ya Y - Yi соответственно. С учетом этого получаем следующую систему неравенств: .2ic-ll- Xi±.2-0 2 Yt J fXi+Xz ic-i fXi .,; Yit-Yz J YI 2 J-2 Анализ левых частей неравенств системы позвол ет заметить, 4to максимальные значени  достигаютс : дл  первого неравенбтва - при Х2 X2min 0, дл  второго неравенства - при Yz Yzmin 0. Следовательно , систему неравенств можно переписать в следующем виде: 2 - 2 - П - Г 2 - Т J Yi-fY2 J - ГХ1+Х2. k-i1 : ГХ1 . L YiJ- iYi Произведем следующие эквивалентные преобразовани : ... : В получен ной системе неравенств представим каждую составл ющу|р первых членов левых частей неравенств в виде суммы целого и правильного дробк|ого чисел (правильна  дробна  часть числа А обозначена как {А}). С учетом зтого получим: :{ --14vi 5%- - t Z ls2;r yifft+y) Так как цела  часть суммы двух правильных дробей нелревышает величины, равной единице, то дл  доказательства полученной системы неравенств достаточно доказать следующую систему неравенств; Г XlY2 .olc-l. Yi(Yi+Y2), J -. ; r2k.2-il ( LYI J Сначала докажем первое-унеравенство системы.

Во-первых, из услови  О X 2Y следует , что :. .. 2 при любых значени х

VI -f- Y2

Y7

Xi,Yi и Y2. Во-вторых, отношение принимает максимальное значение| при Y2

.V-.

2-k . 2- Yamax - и Yi Yimtn 2 При этих

услови х

Ygmax.«k-1 2 -2 .„k-1 -k - -

Yimln

1-2 1.

Xi

и -2- 1, TO цела 

Так как

Г XiY2 ..k-l. Ya .v.kчасть выражени  |Yi(Yi-J-Y2) J 1,что и требова шось доказать.

Выражение принимает максимальное значение при Х2 Х2тах - 2

- -. х . .

и YI Yimtn 2. При этих услови х гр

I- (с Ч 1 ft-n 2 - 2 2„ т.е.

2-J

2.«k-i

1, что и требовалось докаYI

зать.

Узел 5 предназначен дл  коррекции частного , сформированного в текущем такте. Как было показано выше, значение k-разр дногб частного, поступающего с выходов 25 блока 4 на информационные входы узла 5, в некоторых случа х может отличатьс  на единицу или на две единицы младшего разр да от истинного значени  k-разр дного частного, тогда в узле 5 осуществл етс  либо вычитание из k-разр дного частного значени  единицы или двух единиц, либо прибавление к k-разр дному частному значени  единицы или двух единиц. Управление работой узла 5 коррекции частного осуществл етс  по значению сигналов с выходов 18,19 и 20 знаковых разр дов соответственно второго вычитател  8, первого 9 и второго 10 сумматоров-вычитателей. Так, При наличии на выходах 18,19 и 20 комбинации 000 к k-разр дному частному; будут прибавл тьс  две единиць)его младшего разр да; при комбинации 001 будет прибавл тьс  одна единица (см.фиг.7). При наличии на выходах 1 б, 19 и 20 комбинаций 110 и 100 из k-разр дного частного будут вычитатьс  соответственно две единицы и единица его младшего разр да. При комбинации 011 k-разр дное частное будет передаватьс  транзитом через узел 5 коррекции. Другие комбинации на выходах , 18,19 и 20 при правильном функционировании устройства невозможны. Вычитание

на сумматоре 59 в узле 5 осуществл етс  путем прибавлени  дополнительного кода второго слагаемого. При сложении k-разр дного частного сдвум  единицами младшего разр да используетс  вход переноса 0 сумматора 59.

В блоке б умножени  осуществл етс  перемножение k-разр дного частного, сформированного на выходах 25 блока 4 и поступающего на вторую группу входов бло5 ка 6, и п-разр дногЪ делител , хранимого в регистре 2 и поступающего на первую группу входов блока 6 с выходов 23 разр дов регистра 2. На выходах 26 и 27 первой и второй групп блока 6 образуетс  произведение в двухр дном коде (в виде двух чисел ). Блок б умножени  комбинационного типа может быть реализован в виде совокупности из k-разр дных двоичных умножителей .

5 G помощью первого вычитател  7, второго вычитател  8, первого 9 и второго 10 сумматоров-вычитателей в  редлагаемом устройстве на выходах 30,31,32 формируют с  три возможныхзначени  остатка, только

0 одно из них записываетс  в качестве нового остатка через коммутатор 11 в регистр 1 делимого. Так, если k-разр дное частное, сформированное на выходах 25 блока 4 равно истинному k-разр дному частному,

5 то в регистр 1 делимого в качестве нового остатка заноситс  значение остатка с выходов 30 второго вычитател  8, если данное k-разр дное частное больще или меньше, чем истинное k-разр дное частное, на одну единицу его младшего разр да , то новый остаток формируетс  на выходах 31 первого сумматора-вычитател  9, если же k-разр дное частное больше или меньше, чем истинное k-разр дное частное,

5 на две единицы его младшего разр да, то . новый остаток формируетс  на выходах 32 второго сумматора-вычитател  10.

Первый вычитатель 7 комбинационного типа выполнен по принципу вычитател 

0 без распространени  заема. В вычитателе 7 осуществл етс  вычитание из содержимого регистра 1 делимого произведени , сформированного на выходах 26 и 27 блока 6 умножени  в двухр дном коде. Результат

5 -вычитани  образуетс  на выходах 28 и 29, соответственно разности и заема вычитател  7 в двухр дном коде.

Второй вычитатель 8 предназначен дл  вычитани  из значени  разности, сформи- рованной на выходах 28 первого вычитател 

7, значени  заема, образованного на выходах 29 этого же вычитател  7. Второй вычитатель 8 комбинационного типа сускоренным распространением заема. Он может быть замене быстродействующим сумматором, если инУ1 ормацию, поступающую на его вход вычитаемого, проинвертировать и на вход переноса сумматора подать сигнал 1. Выход 18 знакового разр да второго вычитател  8 соединен с управл ющими входами сумматоров-вычитателей 9,10 и первым входом управлени  узла 5 коррекции частного.

Если разность делй1 ого (остатка), хранимого в регистре 1, и произведени , образованного на выходах 16,17 блока 6 умножени , положительна, то в знаковом разр де второго вычитател  8 формируетс  значение О, что настраивает сумматорывычитатели 9 и 10 на вычитание, если же данна  разность отрицательна, то в знаковом разр де второго вычитател  8 формируетс  1, что настраиваетсумматоры-вычитатели 9 и 10 на сложение.

Первый 9 и второй 10 сумматоры-вычитатели предназначены дл  коррекции промежуточного значени  остатка, образуемого на выходах 30 второго вычитател  8, если на выходах 25 блока 4 получилось k-разр дное частное, большее или меньшее истинного. Так, если значение k-разр дноо частного на выходах 25 блока 4 больше истинного значени  k-разр дного частного (на единицу или на две единицы, как это было доказано выше), то промежуточное значение остатка на .выходах 30 второго вычитател  8 получаетс  отрицательным и 1 с выхода 18 знакового разр да вычитател  8 поступает на управл ющие входы сумматоров-вычитателей 9,10 и настраивает их на режим суммировани  промежуточного значени  остатка со значением соответственно делител  и удвоенного делител . При этом на выходах 31 и 32 образуютс  скорректированные на значение делител  и на значение удвоенного делител  два остатк.а. Если же значение k-разр дного частного на выходах 25 блока 4 меньше истинного значени  kразр дного частного, то промежуточное значение остатка на выходах 30 вычитател  8 получаетс  положительным и О с выхода 18 Настраивает сумматоры-вычитатели 9 и 10 на режим вычитани  из промежуточного значени  остатка значени  делител  и значени  удвоенного делител  соответственно. При этом на выходах 31 и 32 образуютс  скорректированные значени  остатков.

Сумматоры-вычйтатели 9 и 10 могут бтнть построены на основе сумматора с управл емым инвертором на одном входе.

Коммутатор 11 предназначен дл  передачи на информационные входы регистра 1 делимого информации с четырех направлений через соответствующие группы входов .-, Через первую группу информационных входов (код 00 на выходе 15 блока 12 управлени ) поступает значение делимого с входа 13 данных устройства, через BTOpytb группу информационных входов (код 01) значение остатка с выходов 30 вычитател В (случай, когда значение частного на вь|ходах 25 блока 4 совпадает с истинным значение частного), через третью группу информационных входов (код 10) - значё

ние скорректированного остатка q вЫхоДов 31 сумматора-вычитател  9 (случай, когда значение частного на выходах 25 блока 4 больше или меньше истинного на одну единицу младшего разр да), через четвертую

группу информационных входов (код 11)значение скорректированного остатка с выходов 32 сумматора-вычитател  10 (случай , когда значение частного на выходах 25 блока 4 больше или меньше истинного на

две единицы младшего разр да). Управление работой коммутатора 11 осуществл ет с  сигналами, формируемыми на выходе 15 блока 12 управлени . Коммутатор 11 может быть построен, например, на четырех входо

вых мультиплексорах. v,

Блок 12 управлени  координирует работу узлов и блоков; устройства при выполнё- , НИИ в нем операции делени  двух чис&л. Он может быть реализован самыми различными методами и средствами. На фиг.2 в качестве примера приведена функциональна  схема реализации блока 12 управлени  на основе счетчика 33, пам ти 34 . микрокоманд, четырех элементов И 35.38

и двух элементов ИЛИ 39,40. Счетчик 33 накапливающего типа предназначен дл  естественной адресации микрокоманд. Вход , счета счетчика соединен с входом 14 синх- ронизации устройства. В качестве пам ти

34.микрокоманд может быть применена быстродействующа  посто нна  пам ть емкостью Р.З., где Р - число тактов работы устройства. В самом начале работы устройства счетчик 33 устанавливаетс  в некоторое.

исходное состо ние, например, сбрасываетс  в ноль (на фиг.2 цепь установки счетчика 33 в исходное состо ние не показана). Комбинационна  схема на элементах 35-40 предназ- : . начена дл  выработки двухбитового кода .

дл  управлени  работой коммутатора 1. Нулевое значение, поступающее с первого выхода пам ти 34 микрокоманд, обеспечи- вает формирование на выходах 15i и 152 кода 00, а единичное значение на этбм.же выходе разрешает работу вентилей 35,38, в

результате чего на выходах 15i,152 формируютс  коды, значени  которых определ ютс  чзначени мивходов 18-20 блока 12 управлени 

Устройство работает следующим образом .

Перед началом выполнени  собственно делени  в регистр 1 делимого и регистр 2 делител  заноситс  п-разр дный код делимого и п-разр дный код делител  соответственно , счетчик 33 устанавливаетс  в. исходное состо ние (делимое загружаетс  в п младших разр дов регистра 1, в старший разр д которого записываетс  ноль). Предполагаетс , что делимое и делитель правильные положительные нормализо-. ванные дроби. Процесс определени  окончательного частного состоит из m циклов, в каждом из которых формируетс  k двоичных цифр частного (где m - - число

К

k-разр дных групп частного).

Каждый цикл начинаетс  с определени  k-разр дного частного блоком 4. На входы блока,4 при зтом поступают значени  k старших разр дов регистра 1 делимого (один разр д слева от зап той, остальные справа от зап той) и значени  k старших разр дов регистра 2 делител  (все разр ды расположены справа от зап той). Затем k-разр дное частное, образованное на выходах 25 блока 4, умножаетс  на п-разр дный делитель в блоке 6 умножени  и на выходах 30 второго вычитател  8 образуетс  промежуточное значение, равное разности между предыдущим остатком и полученным пр оизведением ,

В конце цикла делени  в регистр 1 делимого через коммутатор 11 заноситс  информаци  из трех возможных источников. Выбор источника осуществл етс  значением сигналов., формируемых на выходах 18,19 и 20 знаковых разр дов соответственно вычитател  8 и сумматоров-вычитателей 9 и 10. Если на вь|ходах 18,19,20 присутствует комбинаци  011, то через коммутаторИ в регистр 1 делимого заноситс  значение нового остатка с выходов 30 второго вычитател  8. При Наличии комбинации 001 или 100 новый остаток поступаете выходов 31 первого сумматора-вычитател  9, а при наличии комбинации 000 или 110 - с выходов 32 второго сумматора-вычитател  10. Другие комбинации на выходах 18,19,20 знаковых разр дов вычитател  В и сумматоров-аычитателей 9,10 невозможны.

Одновременно с коррекцией промежуточного значени  с выходов 30 второго вычитател  8 выполн етс  коррекци 

k-разр дного частного в узле 5, куда поступают значени  знаковых разр дов второго вычитател  8, первого 9 и второго 10 сумматоров-вычитателей , В конце каждого цикла

делени  k-разр дное частное записываетс  в младшие k разр дов регистра 3, освобождающиес  в результате сдвига в регистре 3 информации на k разр дов в сторону старших разр дов.

Произведем сравнение по аппаратурным затратам предлагаемого устройства с известным. Поскольку изменение затронули в основном блок 4 делени  усеченных чисел, то срйвним его реализацию в известном и предлагаемом устройствах. В извет стном устройстве при реализации блока 4 делени  усеченных чисел на ПЗУ потребуетс  пам ти, равный бит, а в предлагаемом k2 бит, т.е. в четыре раза

меньше. Посчитаем сокращение аппаратурных затрат в предположении, что устройство выполнено на широкопримен емь1х микросхемах серии 500. Пусть количество k получаемых в каждом такте разр дов частного равно 6, а п 64. Тогда количество, микросхем ПЗУ 500РЕ149, необходимых дЛ  построени  блока 4 в известном устройстве , равно 128, В предлагаемом же устройстве блок 4 может быть построен на 32-х

микросхемах 500РЕ149, а введенный дл  достижени  поставленной цели в предлагаемое устройство второй сумматор-вычи-; татель 10 требует дл  своей реализации 21 корпус микросхем 500ИП181 и 500ИП179.

В результате предлагаемое устройство дл  своей реализации требует примерно на 80 корпусов микросхем серии 500 меньше, чем известное (коммутатор 11 в предлагаемом устройстве такой же, как и в известном , т.е. построен на ИС 500ИД 164, а блок 12 управлени  требует на две ИС больше), что составл ет около 20% всего количества аппаратуры, занимаемой устройством дл  делени .

Таким образом, технико-экономическое преимущество предлагаемого устройства дл  делени  по сравнению с известным состоит в значительном сокращении аппаратурных затрат. Так, предлагаемое устройство требует дл  своей реализации на 20% меньше аппаратуры, чем известное.

Claims (2)

1. Формулаизобретени  1 .Устройство дл  делени , содержащее регистры делимого, делител  и частного,блок делени  усеченных чисел, узел коррекции частного, блок умножени , два вычитател , первый сумматор-вычитатель, коммутатор и блок управлени , причем вход

   данных устройства соединен с информационными входами первой группы коммутатора и с информационными входами регистра делител , разр дов которого соединены с входами первой группы блока умножени  и первого сумматора-вычитател , выходы коммутатора соединены с информационныг и входами регистра делимого , выходы старших разр дов которого соединены с входами делимого блока делени  усеченных чисел, входы делител  которого соединены с выходами старших разр дов регистра делител , выходы разр дов регистра делимого - с входами уменьшаемого первого вычитател , входы вычитаемого и заема которого соединены с выходами первой и второй групп блока умножени , выходы разности и заема первого вычитател  - с входами уменьшаемого и вычитаемого второго вычитател  соответственно, выходы которого соединены с входами второй группы первого сумматора-вы итател  и с информационными входами второй группы коммутатора, информационные входы третьей группы которого соединены с выходами первого сумматоравычитател , выход знакового разр да второго вычитател  соединен с управл ющим входом первого сумматора-вычитател  и первым управл ющим входом узла коррекции частного, второй управл ющий вход .которого соединен с выходом знакового разр да первого сумматора-вычитате  , выходы блока делени  усеченных чисел - с входами второй группы блока умножени  и информационными входами узла коррекции частного, выход которого соединен с информационным входом регистра частного , синхровход которого соединен с входом синронизации устройства и с синхровходами регистров делимого и делител  и блока управлени , первый выход которого соединен с управл ющим входом коммутатора, второй и третий выходы блока управлени  с входами разрешени  записи регистров делимого и делител  соответственно, отличающеес  тем, что, с целью сокращени  количества аппаратуры устройС7ва, оно содержит второй: сумматор-вычитатель, yriравл ющкй вход которого соединен с

   выходом знакового разр да второго вычитател , выходы регистра делител  и выходы второго вычитател  - входами соответственно первой и второй групп второго сумматора-вычитател , выход знакового ;

   разр да которого соединен с третьим управл ющим входом узла коррекции частного , первый, второй и третий входы блока управлени  - с выходами знаковых разр дов боответственно второго вычитател ,

   первого сумматора-вычитател  и второго сумматора-вычитател , выходы которогосоединены с информационными входами четвертой группы коммутатора.
2. 2.Устройство по П.1, от л и ч а ю щ е ес  тем, что блок управлени  содержит счетчик , блок пам ти микрокоманд, четыре элемента И и два злемента ИЛИ, причем счетный вход счетчика объединен с Синхровходом блока управлени , выход счетчика соединен с адресным входом блока пам ти микрокоманд, первый выхрд-которого соединен с первыми входами элемен; тов И, выходы первого и второго элементов

   И соединены соответственно с первым и вторым входами первого элемента ИЛИ, выходы третьего и четвертого элементов И -соответственно с первым и вторым входами второго элемента ИЛИ, выходы элементов ИЛИ образуют первый выход блока управлени , первый вход которого соединен с вторым входом первого элемента И и первымхинверсным входом Третьего эле- мента И, второй инверсный вход которого

   соединен с третьим входом блока управлени , второй вход которого соединен с инверсным входом второго элемента И и вторым входом четвертого элей|гйта И, второй И третий выходы блока паЙЙти микрокоманд

    вл ютс  вторым и третьим выходами блока управлени  соответственно;

   22

   24

   М

   43 J, AU4

   25 Фиг.З

   47

   45

   44

   Фиг. 5

   i X л

   25

   .