RU1791813C - Устройство дл делени чисел на константу типа 2 @ + 1 - Google Patents

Abstract

Изобретение относитс  к вычислительной технике, может быть использовано в арифметических блоках ЭВМ и позвол ет делить числа на константу типа в двоично-дес тичной системе счислени . Целью изобретени   вл етс  расширение области применени  за счет возможности выполнени  операции делени  на константу (2 +1) двоично-дес тичных чисел. Устройство содержит регистр делимого, сумматор, выполн ющий сложение в двоично-дес тичной системе счислени  в дополнительном коде с результатом сложени , деленным с помощью блока делени  на 2, задержанным на промежуточном регистре, вз том со знаком - и преобразованным в обратный код на элементах НЕ группы и блока преобразовани  обратного кода в дополнительный. Вычислени  выполн ютс  итерационно за несколько тактов, отсчитываемых счетчиком , по истечении тактов вычислительный процесс останавливаетс , если остаток не равен 2 . Частное и остаток поступают с выхода делител  на выходы устройства . В противном случае вырабатываетс  последовательность чередующихс  значений результата с недостатком, где вычисл етс  правильное частное и остаток, равный 2-1, и с избытком. 2 ил. (Л С

Description

Изобретение относитс  к вычислительной технике и может быть использовано в арифметических блоках ЭВМ.

Известно устройство дл  делени  на константу типа 2-1, содержащее сумматор, регистр делимого, элемент-НЕ, группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, две группы элементов И, промежуточный регистр и элемент И,

Недостатком устройства  вл ютс  ограниченные функциональные возможности.

Известно устройство дл  делени  на константу типа 2+1, выбранное в качестве прототипа и содержащее регистр делимого, промежуточный регистр, сумматор, счетчик, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, элемент ИНЕ , элементы НЕ группы, элементы И группы , причем л-разр дный информационный вход регистра делимого  вл етс  входом делимого устройства, а выходы п разр дов регистра делимого соединены с соответствующими входами первой группы входов сумматора, входы с (п-1+2)-го по n-й второй группы входов сумматора и вход переноса сумматора соединены с единичной шиной, I младших выходов сумматора соединены с первыми входами соответствующих элементов И группы, выходы которых и выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ  вл ютс  выходами остатка устройства, вход сброса промежуточного регистра обьединен со входом установки счетчика и синхровходом реXI

Ю

со

GO

гистра делимого и  вл етс  входом запуска устройства, синхровход промежуточного регистра объединен с вычитающим входом счетчика и  вл етс  тактовым входом устройства , выходы промежуточного регистра соединены с соответствующими входами элементов НЕ группы, выходы которых соединены с соответствующими входами второй группы уходов сумматора, выходы +1, +2, .... сумматора  вл ютс  выходами частного устройства и соединены с информационными входами промежуточного регистра , выход +1 сумматора соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, первый вход промежуточного регистра соединен со вторым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого.соединен с первым входом элемента И-НЕ, первый выход сумматора соединен со вторым входом элемента l/l-НЕ, выход которого соединен со входом разрешени  приема промежуточного регистра, а также со вторыми входами элементов И группы, выход счетчика соединен со входом разрешени  счета счетчика, а также с третьим входом элемента И-НЕ (инверсным).

Недостатком устройства  вл ютс  ограниченные функциональные возможности, обусловленные невозможностью его работы в двоично-дес тичной систе.ме счислени ,

Целью изобретени   вл етс  расширение области применени  устройства.

Цель достигаетс  тем, что в устройство дл  делени  на константу типа 2 +1, содержащее регистр делимого, промежуточный регистр, сумматор, счетчик, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, элемент И-НЕ, элементы НЕ груп ы, элементы И группы, причем входы разр дов делимого устройства соединены с информационными входами соответствующих разр дов регистра делимого, выходы разр дов которого соединены с первой группой входов сумматора, вход переноса которого подключен к единичной шине, информационные входы промежуточного регистра объединены с соответствующими выходами частного результата устройства, а выходы промежуточного регистра подключены ко входам соответствующих элементов НЕ группы, выход первого разр да сумматора и информационный вход первого разр да промежуточного регистра соединены с первым и вторым входами элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого  вл етс  выходом старшего разр да остатка устройства и соединен с первым пр мым входом элемента И-НЕ, второй пр мой вход которого объединен с первым входом первого элемента И группы, а выход элемента И-НЕ соединен со входом разрешени  приема промежуточного регистра и вторыми входами элементов И группы, вход

запуска устройства соединен с входом сброса промежуточного регистра, с синхровхо- дом регистра делимого и входом установки счетчика, синхровход которого соединен с синхровходом промежуточного регистра и с

0 тактовым входом устройства, инверсный выход заема счетчика соединен с входом разрешени  счета счетчика и инверсным входом элемента И-НЕ, выход элемента И группы  вл етс  выходами младших разр 5 дов остатка результата устройства, введены узел преобразовани  и делитель на 2 , причем входы узлы преобразовани  подключены к выходам соответствующих элементов НЕ группы, а выходы - к соответствующим

0 входам второй группы входов сумматора, выходы которого подключены к соответствующим входам делител  на 21, выходы частного которого  вл ютс  выходами частного результата устройства, а выходы остатка со5 единены с первыми входами элементов И группы.

На чертеже показана схема устройства дл  случа  двухтетрадного делимого; на фиг, 2 - временные диаграммы, иллюстри0 рующие работу устройства.

Устройство содержит регистр делимого 1, промежуточный регистр 2, элементы НЕ 3.1-3.7 группы, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ А, узел преобразовани  5, сумматор 6,

5 делитель на 21 7, элементы И 8.1-8. группы, счетчик 9, элемент И-НЕ 10, причем вход 11 запуска устройства подключен к входу сброса промежуточного регистра 2, синхровходу регистра делимого 1 и входу установки счет0 чика 9, синхровход которого соединен с синхровходом промежуточного регистра 2 и  вл етс  тактовым входом 12 устройства, входы 13 делимого устройства соединены с информационными входами соответствую5 щих разр дов регистра делимого 1, выходы разр дов которого соединены с соответствующими входами первой группы входов сумматора 6, вход переноса которого подключен к единичной шине, а входы второй группы

0 входов подключены к соответствующим выходам узла преобразовани  5, входы которого соединены с выходами соответствующих элементов НЕ группы 3, входы которых подключены к выходам соответствующих разр дов про5 межуточного регистра 2, информационные входы разр дов которого соединены соответственно с выходами частного делител  на 21 7 и  вл ютс  выходами 14 частного результата устройства, выходы разр дов сумматора 6 соединены с соответствующими входами

делител  на 2 7, выходы остатка которого соединены с первыми входами соответствующих элементов И группы 8, выходы которых  вл ютс  выходами 15 остатка результата устройства, выход младшего разр да промежуточного регистра 2 соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 4, второй вход которого соединен с информационным входом младшего разр да промежуточного регистра 2, выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 4 соединен с выходом старшего разр да остатка результата устройства 15 и с первым пр мым входом элемента И-НЕ 10, второй пр мой вход которого соединен с первым входом первого элемента И группы 8, инверсный выход заема счетчика 9 подключен к входу разрешени  счета счетчика 9 и к инверсному входу элемента И-НЕ 10, выход которого соединен со входом разрешени  приема промежуточного регистра 2 и вторыми входами элементов И группы 8.

Устройство работает следующим образом .

На вход 13 устройства поступает делимое - двоично-дес тичное число А (двухтет- радное). Это число записываетс  в регистр делимого 1 по сигналу, поступающему на синхровход этого регистра через вход. 11 устройства. Одновременно этот сигнал приходит на вход сброса промежуточного регистра 2, устанавлива  его в нулевое состо ние, а также на вход установки счетчика 9.

Получение исходного частного X можно описать уравнением

А/(2 +1)Х Х+Х.

Из этого следует, что частное X совпадает с делимым, поделенным на 21, и при этом имеет место погрешность, определ ема  значением X и также выражаема  через делимое А, Погрешность учитываетс  на сумматоре 6 путем вычитани  в дополнительном коде из делимого А результата этого вычитани , деленного на 2, а также синхронизации этой операции с использованием промежуточного регистра 2. Дл  этого число А с выходов регистра делимого 1 подаетс  на первую группу входов сумматора 6,  вл ющегос  двоично-дес тичным сумматором. Код с выходов сумматора 6 поступает на входы делител  на 2, выполн ющего целочисленное деление и формирующего на выходах код частного Х1 и код остатка Х2. Код частного Х1 далее поступает на информационные входы промежуточного регистра 2,

прием в который осуществл етс  по синхроимпульсам , поступающим с тактового входа 12 устройства. Эти же синхроимпульсы поступают на счетный вход счетчика 9 дл  под5 счета тактов работы устройства. С выходов промежуточного регистра 2 код частного поступает на входы соответствующих его разр дам элементов НЕ группы 3, с выходов которых в инверсном значении подаетс  на

10 входы узла преобразовани  5. Этот узел завершает преобразование двоично-дес тичного числа -Х1 в обратный код, начатое группой 3 элементов НЕ. Полученный обратный код поступает на вторую группу входов

15 сумматора 6, на вход переноса которого подаетс  уровень лог.1 с единичной шины, что обеспечивает выполнение операции в дополнительном коде. При значении остатка , меньшем I, процесс вычислени  завер20 шаетс  не более, чем ,за тактов. Промежуточный регистр 2 подтверждает на выходах значение кода Х1 частного. Элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 4, сравнивающий младший разр д кода Х1 на соседних

5 тактах, принимает нулевое значение, поступающее на выход 15 устройства в качестве старшего (1+1)-го разр да остатка Х2, а также на вход элемента И-НЕ (Х разрешающе- го единичным значением прохождение ,f

0 младших разр дов кода Х2 через группу 8 элементов И на выходы 15 устройства. При значении остатка, равном I, на выходах сумматора б через тактов генерируетс  последовательность двух значений: с недо5 статком - искома  величина кода Х1 и составленные из единиц I младших разр дов кода Х2 с избытком - код Х1 + 1 и нулевые младшие разр ды кода Х2. Счетчик 9 отсчитывает тактов работы устройства, по0 еле чего устанавливает на выходе,  вл ющемс  выходом заема, нулевое значение , останавливающее счет по входу разрешени  счета. Это значение поступает также на третий инверсный вход элемента И-НЕ

5 10. На первые два входа элемента И-НЕ 10 поступают единичные сигналы с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 4 (это означает, что остаток равен 2) и первого выхода сумматора 6 (это означает, что на старших выходах

0 сумматора 6 определена искома  величина кода Х1). При этом на выходе элемента И-НЕ 10 вырабатываетс  нулевое значение.запрещающее дальнейший прием информации в промежуточный регистр 2 и обнул ющее

5 код на выходах элементов И группы 8, а на выходах 14 и 15 устройства устанавливаютс  соответственно коды Х1 частного (в двоично-дес тичной системе счислени ) и (1+1 разр дный остаток ...0 (в двоич- ной системе счислени ).

Регистры 1 и 2 выполн ютс  на микросхемах К155ИР13, сумматор 6 - на микросхемах К155ИМЗ, счетчик 9 выполнен на микрЪсхеме К155ИЕ7, Его установочный вход соединен с входом приема информации через инвертор, информационные входы микросхемы подключены к двоичной константе , вычитающий вход и вход разрешени  счета подключены ко входам -1 и +1 соответственно. Узел преобразовани  выполн етс , на микросхемах К155ИМЗ. На этих микросхемах кажда  тетрада (предварительно проинвертированна ) увеличиваетс  на код с потерей переноса в п тый разр д. Это обеспечивает получе- ние обратного кода двоично-дес тичного числа. Делитель на 2 составлен из делителей на 2. Делитель на 2 выполн етс  на сумматоре (микросхема К155ИМЗ).

По сравнению с прототипом предло- женное устройство позвол ет выполн ть деление на константу вида в двоично- дес тичной системе счислени , что расшир ет функциональные возможности устройств подобного вида.

Claims (1)

1. Формула изобретени  Устройство дл  делени  чисел на кон- станту типа , содержащее регистр делимого , промежуточный регистр, сумматор, счетчик, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, элемент И-НЕ, элементы НЕ группы, элементы И группы, причем входы разр дов делимого устройства соединены с информационными входами соответствующих раз- р дов регистра делимого, выходы разр дов которого соединены с входами первой группы сумматора, вход переноса которого соединен с входом логической единицы, выходы частного устройства соединены с информационными входами промежуточного регистра, выходы разр дов которого соединены с входами элементов НЕ группы, выходы младшего разр да частного устройства и младшего разр да промежуточного регистра соединены с первым и вторым входами соответственно элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с выходом старшего разр да остатка устройства и первым пр мым входом элемента И- НЕ, выход которого соединен с входом разрешени  записи промежуточного регистра и первыми входами элементов И группы , выходы которых соединены с выходами младших разр дов остатка устройства, второй вход первого элемента И группы соединен с вторым пр мым входом элемента I/I-HE, инверсный вход которого соединен с инверсным выходом заема и входом разрешени  счета счетчика, установочный вход которого соединен с входом запуска устройства , синхровходом регистра делимого и входом сброса промежуточного регистра, синхровход которого соединен с синхровходом счетчика и тактовым входом устройства, отличающеес , тем, что, с целью расширени  области применени  путем обеспечени  возможности выполнени  операции делени  на константу (2+1)двоично- дес тичных чисел, устройство содержит блок делени  на 2 и блок преобразовани  обратного кода в дополнительный, входы которого соединены с выходами элементов НЕ группы, выходы блока преобразовани  обратного кода в дополнительный соединены с входами второй группы сумматора , выходы которого соединены с входами блока делени  на 2 , выходы частного которого соединены с выходами частного устройства, выходы остатка блока делени  на 21 соединены с вторыми входами элементов И группы.