SU962914A1 - Преобразователь целых комплексных чисел в двоичный код - Google Patents

Description

Изобретение относитс  к цифровой вычислительной-технике и может быть использодано в вычислительных машинах и системах дл  выполнени  опергщйй над комплексными числами.

Известно устройство дл  перевода целых комплексных чисел в двоичный код, содержащее блок пам ти дл  хранени  двоичных кодов действительной и мнимой частей комплексного числа, блок арифметических операций 1.

Недостаток известного устройства состоит в относительно большом объеме аппаратуры и сравнительно низксмл . быстродействии.

Наиболее близким к предлагаемому  вл етс  устройство перевода целых комплексных чисел в двоичный код, состо щее из двух приемных регистров дл  п-разр дных двоичных кодов действительной и мнимой частей, двух сумматоров дл  формировани  действительной и мнимой частей Г-го частного , двух сдвигающих регистров, осуществл ющих деление на два, сумматора дл  получени  модул  суммл действительной и мнимой, частей i-го частного , сдвигающего регистра дл  получейи  остатка Е от делени  на два содержимого сумматора,  вл ющегос 

очередным разр дом получаемого комплексного числа, блока инверторов дл  получени  обратного кода мнимой части i-ro частного, входного регистра и блока управлени  2.

Длительность процедуры преобразовани  в известном устройстве равна

(1)

,

Р1

10

где Т - длительность одного такта

процедуры перевода; п - количество тактов процедуры перевода (т.е. количество разр дов комплексного чис15 ла) .

Причем основное врем  ка1ждого такта расходуетс  главным образом на суммирование, так как врем  суммиро20 вани , св занное с длительным процессом выработки и распространени  переноса в сумматорах, значительно превосходит врем  выполнени  остальных операций (сдвиг, инвертирование и

25 т.д.). Следовательно приближенно

(2)

Р-, -Ъ

п.

.где Tj- - длительность процедуры сло женин на двоичном суммато30 ре.

Основной недостаток известного устройстра состоит в низкой скорости его работы.

Цель изобретени  - повышение скорости перевода целых комплексных чисел в единый двоичный код,

Поставленна  цель достигаетс  тем, что в преобразователь целых комплексных чисел в двоичный код, содержащий регистры мнимой и действительной , выходной регистр и распределитель импульсов, введены четыре регистра, четырнадцать групп элементов И, перва  и втора  группы элементов ИЛИ, первый и второй сумматоры с основанием , причем пр мые выходы 1-х разр дов регистра действительной

части (, k l-), где п - число

I

разр дов входного кода, соединены .

с первыЯи входами 2 i-х элементов И первой группы, пр мые выходы (Я-1)-х разр дов регистра действительной части подключены к первым входам-2(1 + 1)и 2(1+1)+1-х элементов И первой группы , пр мые выходы (f+2)-x разр дов регистра действительной части соединены с первыми входами (21+4)-х элементов И второй группы, пр кые выходы (1 + 3)-х разр дов регистт а действительной части соединены с входами ) и (21+7)-х элементов И второй группы, пр мые выходы i-х разр дов регистра мнимой части соединены с первыми входами 21-х и )-х элементов И третьей группы, пр мые выходы (1+3)-х разр дов регистра мнимой части соединены с первыми входами (2i-f6)-x элементов И третьей группы, пр мые выходы (1+1)-х разр дов регистра мнимой части соединены с входами (2i-«+2 )-х элементов И четвертой группы, пр мые выходы ()-x разр дов регистра мнимой части соединены с первыми входами (21+4)-х и (2J+5)-x элементов И четвертой группы, первые входы остальных элементов И первой, второй, третьей и четвертой групп соединены с входом логического нул  преобразовател , первый выход распределител  импульсов соединен с вторыми входс1ми всех элементов И первой, второй, третьей и четвертой групп, выходы которых соединены с соответствующими входами первого, второго, третьего и четвертого регистров соответственно , пр мые и инверсные выходы разр дов первого регистра соедииены с первыми входа1«1И элементов И п той и шестой групп соответственно, пр мее и инверсные выходы разр дов второго регистра соединены с первыми входами элементов И седьмой и восьмой групп соответственно, пр мые и инверсные выходы разр дов третьего регистра соединены с первыми входами элементов И дев той и дес той групп соответственно, и инверсные

выходы четвертого регистра соединены с первыми входа 1и элементов И ozmHнадцатой и двенадцатой групп соответственно , вторые входы элементов И п той, шестой, седьмой, восьм5й, дев той , дес той, одиннадцатой и двенадцатой групп соединены соответственно с вторым, третьим, четвертым, п тым, шестым, седьмым, восьгиым и рев тым выходами распределител  импульсов , первый выход которого соединен с первыми входами Е-х ( m

1 ) и (Е+1)-х элементов ИЛИ

первой и второй групп, первые входы Ьстальных элементов ИЛИ первой и второй групп соединены с входом логического нул  преобразовател ,вторы третьи, четвертые и п тые входы злементов ИЛИ второй группы соединены соответственно с выходами элементов И дев той, дес той, одиннадцатой и двенадцатой групп, выходы элементов ИЛИ,первой и второй групп соединены с счетными входами первого и второго сумматоров с основанием (р« -1+j) сортветственно, выходы кото-рых соединены соответственно с первыми входами элементов И тринадцатой и четырнадцатой групп, вторые входы которых соединены соответственно с дес тым и одиннадцатым выходом распределител  импульсов, выходы элементов И тринадцатой группы соединены с входами выходного регистра, вторые, третьи, четвертые, п тые и шестые входы элементов ИЛИ первой группы соединены соответственно с выходами элементов И п той, шестой, , восьмой и четырнгщцатой групп.

КрЪме тогО 1Сумматор с основанием j сбстоит из идентичных разр дов , каждый из которых содержит трехвходовой элемент ИЛИ, триггер, дифференцирующий элемент, формирователь импульсов и два последовательно соединенных элемента задержки, выходы которых  вл ютс  первым и вторым выходами переноса разр да сумматора с основанием p -l-bj , информационный вход и первый и второй входы переноса которого соединены с первым, вторым и третьим входами элемента ИЛИ, выход которого соединен с счетным входом триггера, выход триггера  вл етс  разр дным выходом сумматора с основанием (-l+j) и соединен с входо дифференцирующего элемента, выход которого через формирователь импульсов соединен с входом первого элемента задержки.

На фиг,1 представлена функциональна  схема преобразовател  целых комплексных чисел в двоичный код; на фиг.2 - блок-схема распределител  импульсов; на фиг.З - приведена блоксхема одного разр да сумматора с основанием . Преобразователь целых комплексных чисел в двоичный код содержит (фиг. регистры 1 и 2 дл  действительной и мнимой частей, группы элементов И 3-6, регистры 7-10, группы 11-18 эле ментов И, группы 19-20 элементов ИЛИ сумматоры 21-22 с основанием группы 23-24 элементов И, выходной регистр 25, распределитель 26 импул сов. Все необходимые yпpiaвл юu иe сигн лы вырабатываютс  распределителем и пульсов, содержащим (фиг.2) триггер 27 операции, триггер 28 энака дейст вительной части, триггер 29 знака мнимой части комплексного числа, фор мирователь 30 импульсов, элементы И 31-34j, элементы задержки 35-41. Ниже представлено соответствие номеров выходов распределител  имйульсов управл ющим сигналам. Номера Управл ющие сигналы выходов - У2 У2 (задержанный) УЗ УЗ (задержанный) У4 У4 (задержанный)

Таблица 1 У5 (задержанный) 11У7 Разр д сумматора (i-й) в системеч счислени  с основанием состоит (см. фиг.З) из трехвходового элемента ИЛИ 42, выход которого соединен с счетным входом триггера 43 и схемы формировани  переноса, в состав которой вход т элемент 44 дифференцировани , состо щий из конденсатора , резистора и диода, формировател  45 импульса и элементы 46-47 задержки. Шестивходовой элемент ИЛИ группы 19  вл етс  расширителем по входу сумматора. Через него на 1-й , вход сумматора последовательно поступают разр ды слагаемых. Метод, положеТШЬай в основу работы устройства перевода целых комплексных чисел в единый двоичный код,состоит в раздельном преобразовании действительной и мнимой частей и последующем сложении полученных кодов по правилам сложени  в системе счислени  с основанием . Построим таблицы соответстви  между положительными степен ми числа 2 действительной и мнимой частей с учетом знаков при них и их кодамив едином двоичном коде. « Пусть а - действительна  часть, в - мнима  часть.

Таблица 2

.9629.14

10. Таблица 4

. Дп формировани  кода А действи- ванию сформируем два операнда тельной части с знаком (+) по осно- А1 и А2 следующим, образом

I разр дов 16.15,14i3kl2ulua09.0aOl06.0a04X)3Lez01jDO «ООООкхОхООООккОж

Разр ды действительной части с но-р ды операнд А1 заполн ют нул мерами I rkCkaO,,..,) переписываютс .ми. в разр ды операндаА с номерами п Операгнд Л2 формируетс  из оставших-2 , разр А действительной части сс  разр довдеиствительной частт но

номерами l jk+l ,1,2,...) перепй-50коды степеней соответствующих данным

сываютс  в разр ды операнда А1 с но-разр дам, берутс  со знаком (-)

MepaNM и п 21+1. Остальные раз-{табл.2).

разр дов А2 2оДа18Д7.1б115Д4ДЗЛ.2Д1Д(ШаоаХ)7.0&95Л40а02ЛЮО хООООххОхООООххОхООО О

Разр ды действительной части с номерами l«ik+2(,l, ...) переписыва ,йтс  в разр ды операнда А2 с номерами , разр ды действительной части с номерами )ik+3(,l,2,...) пе .реписываютс  в разр ды операнда А2 с номерами п-2 и . Остальщге

А1 (табл.1) (,

разр ды операнда А2 заполн ютс  нул ми ...: .

Дл  того, чтобы получить код А действительной части комплексного числа по основанию со знаком (+) необходимо операнд А2 вычесть по правилс1М вычитани  в системе счислвни  с основанием p -l4-j из операнда А1.

При этом происходит следующее

А А1 - (- А2) Но ,так как знак (-) при А2  вл етс  его составной частью, т.е. непосредственно входит в его состав {табл.2) из учета условий формирование то знаки (-) взаимно уничтожатс  в процессе вычитани . В результаВ1 (табл.3)

17.16.15.1413.12Д U а9.а7.6Л4.а2ЛЛ.

разр дов В1 хкОхОООО кхОхО00000

Разр ды мнимой части с номерами )4k(,l,2,.. .) переписываютс  в разр ды операнда В1 с номерами и , разр ды мнимой части с номерами i tk-f 3(,l ,2,.. .) перепиВ2 (табл.4)

17.16,15Д 4JL ЗД 2Д. JJ 03A7.6tSi43L2,ljO.

№ разр дов В2 ООООккО ООООххОиОО Разр ды мниглой части с номерами I«ik+l(,l,2,. .) переписываютс  в разр ды операнда 32 с номерами т 21, разр ды мнимой части с номерами (,l,2,...) переписывают-, с  в разр ды операнда В2 с номерами и . Дл  получени  кода В мнимой части необходимо из операнда В1 вы .честь операнд В2, если знак мнимой части {+), операнда В2 вычесть . операнд В1, если .знак М1шмой части(-).« Дл  получени  кода по основанию необходимо сложить получёнтле кодь действительной и мнимой частей по правилам сложени  в данной системе счислени .. Пример. разр дов 5.4Л.2ЛО.. 5.43.2iD. X -110101+jl00111 Al 110l00000001 А2 10000 С учетом знака (-) при действитель-jO ной Части X а A A2-Al 1000111001101 10000 - А2 А1 110100000001 IIoloooooooi 11101 11101 11101 11101 1000100001101 чА-1000111001101

те мы получаем код А действительной части со знаком (+).

Дл  формировани  кода А действительной части ССР знаком {-) необходимо (табл.1 и 2) из операнда А2 вычесть операнд А1. При этом А(-А2 (+А1).

АНсШогичные рассуждени  провод тс  при формировании кода В мнимой части по основанию с учетом знака при ней.-Формируютс  операнды 81 и В2.

сываютс  в разр ды операнда В1 с но мерами i .

Claims (2)

1. Остальные разр ды операнда В1 заролн ютс  нул ми. ти в Х выч ни  вае нео чес но да тре выч ко Н В2 10000110100 С учетом знака (+) при мнимой часX в В В1-В2 111010001000111 81-11 82- 10000110100 loooolloloo iiioi 11101 1110111101 - 111010001000111 А+В 111010010101010110 в предлагаемом устройстве операци  итани  заменена операцией сложе . При этом код вычитаемого разбитс  на триады, старшую триаду при бходимости дополн ют нул ми. Колитво нулей может быть произвольным, при этом суммарна  разр дность вычитаемого должны быть кратной м. Разр ды вновь полученного кода итаемого инвертируютс  и к этому у прибавл етс  код коррекций ..111010010101010110 : п ри ме р.Пусть . . .000 000 001 X 111 ... 111 111 110 111 ... 111 111 110 011 ... 011 011 он 000 ... 000 011 101 inv X 11101 X 00001 + + rnv X 11101 0 OODOO Преобразователь работает следук ци образом. Двоичные киды действительной и мнимой частей (без знаковых разр дов принимаютс , в регистры 1 и 2 соответ ственно. Знаковые разр ды действительной и мнимой частей принимаютс  триггеры 28 и 29 распределител  импульсов соответственно. Триггер 27 операции устанавливаетс  в единичное состо ние. В момент его перехода из нулевого состо ни  в единичное форми рователем 30 вырабатываетс  сигнал У1, по которому соответствующие алгоритму разр ды действительной и мни мои частей передаютс  в регистры 7-1 По сигна ;у У1 в сумматорах 21 и 22 через элементы ИЛИ групп 19 и 20 занос тс  коды ... 011011011. Сигнал У1 через элемент 35 задерж ки распределител  импульсов поступа .ет на вторые входы элементов И 31-34 В зависимости от состо ни  триггеров 28 и 29 знаков действительной и мниMOji частей распределителем импульсов выраЬатываиотс  две пары управл ющих сигналов: 1)У2 и У2 (задержанный) или УЗ и V3 (задержанный), 2)У4 и У4 (задержанный) или У5 и У5 {задержанный). По сигналу У2 (выход 2 распределител  импульсов) содержимое зегистра 7 подаетс  пр мым кодом на сумматор 21 по сигналу У2 (задержанному) содержимое регистра 8 подаетс  обратным кодом на cyNwaTop 21 (знак действительной части при этом положитель-. ный). Ксли знак действительной части отрицательный, то вырабатываютс  сигнгшы УЗ и УЗ ( задержанный). По сигналу УЗ содержимое регистра 7 подаетс  обратным кодом на сумматор 5l, по сигналу УЗ (задержанному) содержимое регистра 8 подаетс  пр мым кодом на сумматор 21. Таким образом,на сумматоре 21 в системе счислени  с основанием формируетс  код действительной части комплексного числа с учетом знака. Одновременно, если знак мнимой части положительный, . вырабатываиотс  (Сигналы У4 и У4 (задержанный; по сигналу У4 содержимое регистра 9 подаетс  пр мым кодом на сумматор 22. По сигналу У4 (задержанному) содержимое регистра 10 подаетс  обратным кодом на сумматор 22. Если знак мнимой части комплексного числа отрицательный j то вырабатываютс  сигналы У5 и У5 (задержанный). По сигналу У5 содержимое регистра 9 подаетс  обратным кодом на сумматор 22, по сигналу У5 Iзадержанному) содержимое регистра 10 подаетс  пр мым кодом на сумматор 22. Таким образом, на сумматоре 22 формируетс  код мнимой части комплексного числа с учетом знака. По сигналу У6 содержимое сумматора 22 передаетс  на сумматор 21, т.е. происходит сложение кодов действительной и мнимой частей комплексного числа в системе счислени  с основанием . По сигналу У7 сформированный единый двоичный код передаетс  из сумматора 21 выходной регистр . Принцип выполнени  операции сложени  в системе счислени  с основанием , положенный в основу работы сумматоров 21 и 22 изложен в 2) и иллюстрируетс  табл. поразр дного сложени  Из табл. видно, что суммирование в данной системе счислени  отличаетс  от суммировани  обычных двоичных чисел только дл  случа , когда 1-е разр ды слагаемых равны 1. В этом случае возникает перенос в соседние 1+2 и i+3 разр ды. Пример. 11 суммапо модулю два 110 О перенос из нулевого разр да 110 О перенос из первого разр да 101 00 - сумма по модулю +два -1100 - перенос из тре тьего разр да 1110100 - сумма Т.е. в k-й разр д, в данном случае в 3-й разр д может придти сразу две единицы переноса. Принцип построени  сумматора в системе счислени  с основанием состоит в следующем: а) слагаеьие подаютс  последовательно , б) в качестве накапливающей части используютс  триггеры, в) производитс  поразр дноесложение по модулю 2, г) переносы формируютс  одновременно из всех разр дов сумм тора, д) сначала в сумме учнтывает с  0100 составл юща  переноса, эат 1000. П р и м е р 2. . 101100 1011000 1110100 0010100 1100 + 1010010100 100 1000 111010010100 Такой принциц предложен дл  тог чтобы исключить возможность возни новени / переноса в переносе в -м разр де что соответственно услож ло бы схему сумматора. На прИ14ере видно, что в данной системе счислени  возможно аддити переполнение. Максимальное число р р дов на которое может ув еличить разр дность суммл равно 8. Поэтом разр дность cyi viaTopoB равна п+8. Максимальное врем  сложени  ва сумматоре (из временной днаграмк фиг.4) равно Т«4Ти(п-1-8) 4ТИП, где Ти - длительность импульса. Максимгшьное врем  работы обыч го двоичного сумматора, построенн по аналогичному принципу равно Т 2ТиЛ Оценим быстродействие предлага го устройства перевода делах комп сных чисел в единый двоичный код. Основное врем  затрачиваетс  на в полнение операций сложени . Коды, действительной и мнимой частей фо руютс  параллельно. tp. - врем  перевода действи тельной части; врем  перевода мнимой ч ти; врем  суммировани  на с маторе в системе счисле с основанием p -l+j. Еще Адна операци  сложени  необходима дл  получени  единого двоичного кода комплексного числа. Тогда tpa 3Tj.i, где tp - врем  перевода. Так как быстродействие двоичного сумматора в 2 раза больше быстродействи  сумматора в системе счислени  с основанием , то формула (3) будет выгл деть следующим образом где Т, Lj-, - длительность процедуры сложени  на двоичном сумматоре . Сравним выражение (2) и (4) tpi п - Tjj-1 , п ., -б при достаточно большом п выигрыш быстродействи  очевиден. Формула изобретени  1. Преобразователь целых, комплексных чисел в двоичный код, содержащий регистры мнимой и действительной чае7ГИ , выходной регистр и распределитель импульсов, отличающийс  тем, что, с целью повышени  быстродействи , в него введены четыре per гистра, четырнадцать групп элементов И, перва  и втора  группы элементов ИЛИ, первый и второй сумматоры с основанием , причем пр мые выходы i-x разр дов регистра действительной части (, ), где п число разр дов входного кода, соединены с первыми входами 21-х элементов И первой группы, пр мые выходы {i+l)-x разр дов регистра действительной части подключены к первым входс1м 2(i+l)-x и 2(i + 1)-fl-x элементов И первой группы,пр мые выходы (i+2)-x разр дов регистра действительной части соединены с первыми входами {2И-4)-х элементов И второй группы, пр мые выходы (i+3)-x разр дов регистра действительной части соединены с входами {2i+6)-x и (21+ +7)-х элементов И второй группы, пр ivsHe выходы i -х разр дов регистра мнимой части соединены с первыми входами 2 i-x и (2i-f:l)-x элементов И третьей группы, пр мые выходы (i+3)-x разр дов регистра мнимой части соединены с первыми входаили (2i+6)-x элементов И третьей группы, пр мые выходы 11+1)-х разр дов регистра мнимой части соединены с входами .(21+ +2)-х элементов И четвертой группы, пр мые выходы (i +2)-х разр дов регистра мнимой части соединены с первыми вxoдa д (2i-f4)-x и (2i+5)-x элементов И четвертой группы, первые входы остальных элементов И первой.

   второЯ, третьей и четвертой групп соединены с входом логического нул  преобразовател , первый выход распределител  импульсов соединен с вторыми входами всех элементов И первой, второй, третьей и четвертой групп, выходы которых соединены с соответствующими входами первого, второго, третьего и четвертого регистров соответственно , пр мые и инверсные выходы разр дов первого регистра соединены с первыми входами элементов И п той и шестой групп соответственно, пр мые и инверсные выходы разр дов второго регистра соединены с первыми входги 1И элементов И седьмой и восьмой групп соответственно, пр мые и инверсные выходы разр дов третьего регистра соединены с первыми входами элементов И дев той и дес той групп соответственно, пр мые и инверсные выходы четвертого регистра соединены с первыми входами элементов И одиннадцатой и двенадцатой групп соответственно , вторые входы элементов И п той, шестой, седьмой, восьмой, дев той , дес той, одиннадцатой и двенадцатой групп соединены соответственно с вторым, третьим, четвертым, п тым, шестым, седьмлм, восьмлм и дев тым выходами распределител  импульсор , первый выход которого соединен

   спервыми входами -х m l-j-j

   и )-x элементов ИЛИ первой и второй групп, первые входы остальных элементов ИЛИ первой и второй групп соединены с входом логического нул  преобразовател , вторые, третьи, четвертые и п тые входы эдц.ементов ИЛИ второй группы соединены соответственно с выходами элементов И дев той, дес той, одиннадцатой и двенадцатой групп, выходы элементов ИЛИ первой и второй групп соединены с счетными : входами.первого и второго сумматоров с основанием () С1г«зтветственно

   выходы кoтopыk соединены соответственно с первыми входами элементов И тринадцатой и четырнадцатой групп, вторые входы которых соединены соответственно с дес тым и одиннадцатым выходом распределител  импульсов, выходы элементов И тринадцатой группы соединена с входами выходного регистра , вторые, третьи, четвертые, п тые и шестые входы элементов ИЛИ первой rpynmi соединены соответственно с выходами элементов И п той, шестой, седьмой, восьмой и четырнадцатой групп.
2. 2. Преобразователь по п.1, о т личающийс  тем, что в нем сумматор с основанием состоит из идентичных разр дов, каждый из которых содержит трехвходовой элемент ИЛИ, триггер, дифференцирукщий элемент, формирователь импульсов и два последовательно соединенных элемента задержки, выходы которых  вл ютс  nepBiJM и вторым выходами переноса разр да сумматора с основанием , информационный вход и первый и второй входы переноса которого соединены с первым, вторым и третьим входами элемента ИЛИ, выход которого соединен с счетным входом триггера, выход тиггера йвл етс  разр дным выходом сумматора с основанием (-l+j) и соединен с входом дифференцирующего элемента, выход которого через формироват Аь импульсов соединен с входом первого элемента дадержки.

   Источники информации, рин тые во внимание при экспертизе

   1.Хмельник С.И. Позиционное коирование комплексных чисел.- Вопроы радиоэлектроники. Сер. ХП,вып.9, 966.

   2.Акушский И.Я., Амерб§ев В.М., ак И.Т. Основы машинной арифметики омплексных чисел. Алма-Ата, Наука 970, с.87-103 (прототип).

   l.J

   10

   ь

   TJT/ffjf

   26

   и

   LJta

   Л

   Л5

   /

   25

   J

   20

   12

   21

   ри

   J7

   Pji- г) - frfpfMPc 1/3 fi } fo

   P t2}- fP (выЖО if

   {вызго if ft- 2)

   Pfi- 3j-/7fpff ffc из //- з)-ег0 .

   fBb/xo Lffi-3)

   P(i г) - frfpfHoc Sfi )- oJ

   ff-аи S)foff ,fl).ofdf)

   )frfOf fffC f i 2 -UpCJipJtf (-pйвro c).ff/fff /f 3 -тa f

   разр да)

   1 t

   I

   ГГ)

   ц I j 3

   &

   :ar