SU1732342A1 - Устройство дл вычислени функций @ @ @ @ и @ @ @ @ - Google Patents

Abstract

Устройство относитс  к вычислительной технике и может быть использовано в универсальных и специализированных вычислительных системах дл  аппаратной реализации функций х cos p и у sirup, вычисл емых дл  положительного аргумента р, представленного в пр мом коде в форме с фиксированной зап той. Цель изобретени  - повышение быстродействи  устройства . Поставленна  цель достигаетс  тем, что в устройство, содержащее два мультиплексора , п ть регистров, два сумматора блок пам ти задани  начальных условий, введены блок управлени , три сдвигател  и три мультиплексора. 2 ил.

Description

Изобретение относитс  к вычислительной технике и может быть использовано в универсальных и специализированных вычислительных системах дл  аппаратной реализации вычислени  функций х cos (pv у- sin аргументов, представленных в пр мом коде в форме с фиксированной зап той .

Известно устройство дл  вычислени  тригонометрических функций, содержащее три регистра, два сумматора-вычислител , блок суммировани , сумматор, два сдвигател , блок пам ти итерационных констант, блок номера итерации и блок управлени .

Недостатком этого устройства  вл етс  низкое быстродействие.

Наиболее близким по технической сущности к предлагаемому  вл етс  устройство дл  вычислений функций х cos у , содержащее два мультиплексора, п ть регистров, два сумматора, блок посто нной пам ти, инвертор, элементы И, элементы ИЛИ, элемент НЕ и элемент ИЛИ-НЕ.

Недостатком известного устройства  вл етс  низкое быстродействие.

Цель изобретени  - повышение быстродействи  устройства.

В устройство дл  вычислени  функций х cos р и у sin (p , содержащее блок пам ти задани  начальных условий, два мультиплексора , п ть регистров и два сумматора, причем выходы первого и второго сумматоров соединены с первыми информационными входами соответственно первого и второго мультиплексоров, вторые информационные входы которых соединены соответственно с первым и вторым выходами блока пам ти, выходы первого и второго мультиплексоров соединены с информационными входами соответственно первого и второго регистров, выходы которых подключены к входам первого и второго слагаемых соответственно первого и второго сумматоров и выходом соответственно косинуса и синуса устройства, вход старших разр дов аргумента которого соединен с адресным

Ј

VI СА)

ю

CJ

J

N3

входом блока пам ти, выходы вторых слагаемых первого и второго сумматоров соединены соответственно с выходом третьего регистра и инверсным выходом четвертого регистра, дополнительно введены с третье- 5 го по п тый мультиплексоры, блок управлени  и с первого по третий сдвигатели, выходы которых соединены с первыми информационными входами соответственно с третьего по п тый мультиплексоров, вторые 10 информационные входы которых соединены соответственно с входом младших разр дов устройства, первым и вторым входами блока пам ти, выходы с третьего по п тый мультиплексоров соединены с ин- 15 формационными входами соответственно с третьего по п тый регистров, выходы которых соединены с информационными входами соответственно с первого по третий сдвигателей, причем блок управлени  со- 20 держит элемент ИЛИ, элемент ИЛИ-НЕ и К элементов И (где К - количество младших разр дов аргумента), первый вход элемента ИЛИ соединен с выходом первого элемента И, инверсный вход которого соединен с вы- 25 ходом элемента ИЛИ-НЕ, входы которого соединены с выходами соответствующих разр дов п того регистра, с первого по к-й инверсные входы (к-И)-го элемента И, (k

1,2К-1) соединены с выходами с первого 30

по k-й разр дов п того регистра, (к+1)-й вход (k+1)-ro элемента И соединен с выходом (к+1)-го разр да п того регистра, вторые входы элемента ИЛИ и первые элементы И соединены с входами соответ- 35 ственно запуска и тактовых импульсов устройства , выход конца преобразовани  которого соединен с выходом элемента ИЛИ-НЕ и управл ющими входами всех мультиплексоров, выходы элементов И со 40 второго по k-й соединены с входами соответствующих разр дов всех сдвигателей, выход элемента ИЛИ соединен с входами записи всех регистров.

Все элементы предлагаемого устройст- 45 ва могут быть выполнены на серийно выпускаемых микросхемах.

В основе работы устройства лежит следующий алгоритм вычислени  функций х

cos sin p . Значение положительного 50 аргумента р , определ емого двоичным кодом а о ои О-2 ... an, где а0- разр д целой части, а 1 а 2 ... о. п - разр ды дробной части аргумента, представл ютс  в виде

оо

р1+)2 аоЙ1С2... a4+00..0(2q + lOq+2.-. иг).

где q n/2; q e{n/2п}; 0 р .

По значению величины р ч определ ютс  начальные n-разр дные приближени  вычисл емых функций xo cos p 1 и Уо sin p ч . Последующие вычислени  производ тс  с использованием рекуррентных соотношений:

Г ак ак-1 - dK-i;

(1)

Ьк Ьк-1 + Ск-1

Уке{1,2..д} { ск Ск-1 2-JK; dK aVi jK (lK-l-2-JK) -2JK, где к - номер выполн емой итерации;

t Ј {1,2,...,n-q} - количество итераций, необходимое дл  получени  результата.

Значение JK при выполнении к-й итерации выбираетс  равным номеру старшего единичного числового разр да кода 1к-1 согласно выражению

jK min{j e N/lK-i(|)1}.(2)

Начальные значени  переменных определ ютс  соотношени ми

ао хо,Ьо уо, с0 хо , do уо 2-q,

lo ( 2+2 Сп+1)) -2q.(3)

Вычислени  продолжаютс  до тех пор,

пока в результате реализации очередной t-й

итерации будет выполнено условие

-ч

V It (0 0.

i-H

(4)

Полученные в результате вычислений значений at и bt  вл ютс  искомыми значени ми функций х cos p и у sin (p соответственно с абсолютной погрешностью, не превышающей .

На фиг.1 представлена структурна  схема устройства; на фиг.2 - функциональна  схема блока управлени .

Устройство содержит мультиплексоры 1-5, регистры 6-10, сдвигатели 11-13, сумматоры 14-15, блок 16 управлени  и блок 17 посто нной пам ти, а также имеет вход 18 младших разр дов аргумента, вход 19 запуска , тактовый вход 20 и вход 21 старших разр дов аргумента, выход 22 признака конца операции, выход косинуса 23 и синуса 24.

Блок управлени  содержит элемент ИЛИ 25, n-q элементов И 26, элемент ИЛИ- НЕ 27, а также имеет первый 19, второй 20 и третий 28 входы, первый 29, второй 22 и третий 30 выходы.

Устройство работает следующим образом .

В исходном состо нии на вход 18 устройства и далее на второй информационный вход мультиплексора 1 поступает код младших разр дов аргумента (рг , дополненный единицей в (n-q+1)-M разр де. На вход 21 устройства и далее на вход блока 17 посто нной пам ти поступает код старших разр дов аргумента р г На вход 20 устройства непрерывно поступают тактовые импульсы (ТИ). Все разр ды кода, хран щегос  в регистре 6, имеют нулевое значение, вследствие чего признак КОНЕЦ ОПЕРАЦИИ, поступающий с второго выхода блока 16 управлени  на управл ющие входы мультиплексоров 1- 5 и выход 22 устройства, имеет единичное значение. По значению кода р 1 из блока 17 посто нной пам ти считываютс  (v+1)-pas- р дные (v п) значени  хо и уо.

Значение хо с первого выхода блока 17 посто нной пам ти поступает на вторые информационные входы мультиплексора 4, со смещением на q разр дов в сторону младших разр дов мультиплексора 2, значение уо второго выхода блока 17 посто нной пам ти поступает на вторые информационные входы мультиплексора 5 и со смещением на q разр дов в сторону младших разр дов мультиплексора 3.

Изменение формата операндов проводитс  с целью обеспечени  допустимой погрешности вычислений, возникающей за счет усечени  чисел, сдвигаемых при вычислени х за пределы разр дной сетки. Кроме того, использование дополнительных разр дов позвол ет реализовать перевод отрицательного числа в дополнительный код путем инвертировани  числовых разр дов числа без подсуммировани  единицы в младший разр д сформированного кода. На второй вход мультиплексора 1 поступает код р2 , имеющий (п-р)-разр днй формат. Единичный уровень признака КОНЕЦ ОПЕРАЦИИ на управл ющих входах мультиплексора 1-5 обеспечивает прохождение информации с вторых информационных входов мультиплексоров 1-5 на их выходы и далее на информационные входы регистров 6-10 соответственно.

Дл  начала вычислений синхронно с одним из ТИ на вход 19 устройства поступает сигнал ПУСК. По сигналу ПУСК на первом выходе блока 16 управлени  формируетс  сигнал ЗАНЕСЕНИЕ, который поступает на управл ющие входы регистров 6-10, обеспечива  занесение в эти регистры информации , присутствующей на их информационных входах.

С выхода регистра 6 код lo , содержащий старшие (n-q) разр ды кода lo, поступает на третий вход блока 16 управлени . Если все разр ды кода lo равны нулю, признак КОНЕЦ ОПЕРАЦИИ сохран ет единичное значение и вычислений не производитс . На выходы 23 и 24 устройства в качестве значений результатов вычислений х и у поступают с выходов регистров 6 и 7 значени  ао и bo соответственно.

При наличии хот  бы одной единицы в коде lo признак КОНЕЦ ОПЕРАЦИИ, формируемый на втором выходе блока 16 управлени , принимает нулевое значение и в устройстве выполн етс  итерационный процесс вычислений в соответствии с выражени ми (1).

0 Очередна  к-  итераци  VKe{1,2t} реализуетс  в устройстве следующим образом . На третьем выходе блока 16 управлени  формируетс  (п)-разр дный унитарный код IK, содержащий единичное

5 значение в JK-M разр де, определ емом согласно выражению (2), и нулевые значени  в остальных разр дах, который поступает на вторые входы сдвигателей 11-13. Сдвига- тель 11 реализует сдвиг влево, а сдвигатели

0 12 и 13 - сдвиг вправо кодов, поступающих на их первые входы, на JK разр дов. В результате на выходах сдвигателей 11-13 согласно (1) формируютс  значени  к, Ск и JK соответственно.

5 На вторые входы сумматоров 14 и 15 поступают коды с выхода регистра 8 и инверсного выхода регистра 7 соответственно . В результате на выходе сумматоров 14 и

15формируютс  согласно (1) значени  ак и 0 Ьк соответственно. Нулевое значение признака КОНЕЦ ОПЕРАЦИИ обеспечивает передачу на выходы мультиплексоров 1-5 и далее на входы регистров 6-10 информации , поступающей на первые входы мульти5 плексора 1-5. С приходом очередного ТИ на вход 20 устройства на первом выходе блока

16управлени  формируетс  сигнал ЗАНЕСЕНИЕ , обеспечивающий занесение информации в регистры 6-11. На этом

0 выполнение к-й итерации заканчиваетс .

Итерационный процесс вычислений продолжаетс  до тех пор, пока в результате выполнени  t-й итерации все (n-q) разр ды кода It станут равными нулю. В этом случае

5 признак КОНЕЦ ОПЕРАЦИИ, формируемый на втором выходе блока 16 управлени , принимает единичное значение, которое поступает на выход 22 признака конца операции устройства. Блок 16 управлени  прекращает

0 формирование сигналов ЗАНЕСЕНИЕ на своем первом выходе.

По окончании вычислений на выходах 23 и 24 устройства присутствуют значени  cos p и sin p соответственно.

5 Блок управлени  работает следующим образом.

На первый 19, второй 20 и третий 27 входы блока поступают соответственно сигналы ПУСК, ТИ и (п)-разр дный код величины lk-1 . С второго по (n-qj-й элементы И

26 формируют унитарный код (п-р)-разр д- ный IK, имеющий единичное значение в разр де , номер которого равен номеру старшего единичного разр да кода, а нулевые значени  - в остальных разр дах. Сфор- мированный код поступает на третий выход 30 блока.

При равенстве нулю всех разр дов кода К-Г на третьем входе 28 блока и на выходе элемента ИЛИ-НЕ 27 формируетс  единич- ный уровень признака КОНЕЦ ОПЕРАЦИИ, который поступает на второй выход 22 блока , а также на инверсный вход первого элемента И 26, запреща  прохождение ТИ с второго входа 20 блока на выход первого элемента И 26 и далее на выход элемента ИЛИ 25 и выход 29 блока в качестве сигнала ЗАНЕСЕНИЕ . При поступлении ТИ на второй вход 20 блока и нулевом значении признака КОНЕЦ ОПЕРАЦИИ на выходе второго эле- мента ИЛИ 25,  вл ющемс  одновременно первым выходом 29 блока, формируютс  сигналы ЗАНЕСЕНИЕ.

Среднее врем  выполнени  операции в предлагаемом устройстве соответствует(п- -q)/2 тактам работы устройства, в то врем  как в известном устройстве среднее врем  выполнени  операции соответствует (n-q) тактам работы устройства.

Таким образом, положительный эффект изобретени  заключаетс  в увеличении быстродействи .

Claims (1)

1. Формула изобретени  Устройство дл  вычислени  функций х cos р и у sin p, содержащее блок пам ти задани  начальных условий, два мультиплексора , п ть регистров и два сумматора, причем выходы первого и второго сумматоров соединены с первыми информационны- ми входами соответственно первого и второго мультиплексоров, вторые информационные выходы которых соединены соответственно с первым и вторым выходами блока пам ти задани  начальных условий, выход первого и второго мультиплексоров соединены с информационными входами соответственно первого и второго регистров , выходы которых подключены к входам первого и второго слагаемых соответствен-

   но первого и второго сумматоров и выходам соответственно косинуса и синуса устройства , вход старших разр дов аргумента которого соединен с адресным входом Ъпока пам ти задани  начальных условий, выходы вторых слагаемых первого и второго сумматоров соединены соответственно с выходом третьего регистра и инверсным выходом четвертого регистра, отличающеес  тем, что, с целью увеличени  быстродействи , в него введены с третьего по п тый мультиплексоры, блок управлени  и с первого по третий сдвигатели, выходы которых соединены с первыми информационными входами соответственно с третьего по п тый мультиплексоров, вторые информационные входы которых соединены соответственно с входом младших разр дов устройства, первым и вторым выходами блока пам ти задани  начальных условий, выходы с третьего по п тый мультиплексоров соединены с информационными входами соответственно с третьего по п тый регистров , выходы которых соединены с информа- ционными входами соответственно с первого по третий сдвигателей, причем блок управлени  содержит элемент ИИ, элемент ИЛИ-НЕ и К элементов И, где К- количество младших разр дов аргумента, первый вход элемента ИЛИ соединен с выходом первого элемента И, инверсный вход которого соединен с выходом элемента ИЛИ-НЕ, входы которого соединены с выходами соответствующих разр дов п того регистра, с первого по к-й инверсные входы (к+1)-го элемента

   И, к 1,2К-1, соединены с выходами с

   первого по к-й разр дов п того регистра, (к+1)-й вход (к+1)-го элемента И соединен с выходом (к+1)-го разр да п того регистра, вторые входы элемента ИЛИ и первого элемента И соединены с входами соответственно запуска и тактовых импульсов устройства, выход конца преобразовани  которого соединен с выходом элемента ИЛИ-НЕ и управл ющими входами всех мультиплексоров, выходы элементов И с второго по к-й соединены с входами соответствующих разр дов всех сдвигателей, выход элемента ИЛИ соединен с входами записи всех регистров.

   2&/

   Ј