SU1136153A1

SU1136153A1 - Устройство дл вычислени функции @ = @ + @

Info

Publication number: SU1136153A1
Application number: SU833603695A
Authority: SU
Inventors: Николай Николаевич Касаткин; Александр Сергеевич Тарасов
Original assignee: Предприятие П/Я М-5075
Priority date: 1983-06-09
Filing date: 1983-06-09
Publication date: 1985-01-23

Abstract

УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ФУНКЦИИ + в , содержащее два регистра, два сумматора и коммутатор, причем входы первого и второго регистров соединены с соответствующими входами устройства , выход коммутатора подключен к первому входу первого сумматора, выход которого соединен с выходом устройства, о тличающеес тем, что, с целью повышени быстродействи , оно содержит третий сумматор, вычитатель и преобразователь в дополнительный код, причем первые входы второго, и третьего сумматоров и вычитател подключены к выходу первого регистра , выход второго регистра подключен к вторым входам второго и третьего сумматоров и вычитател , выходы второго и третьего сумматоров подключены к информационным входам коммутатора, управл ющий вход которого соединен с выходом знакового разр да вычитател и с управл ющим входом преобразовател в дополнитель ный код, выход которого подключен к второму входу первого сумматора, информационный выход вычитател соединен с информационным входом преобразовател в до (Л полнительный код.

Description

со

сд

оо

Изобретение относитс к вычислительной технике, в частности к устройствам дл определени модул комплексных чисел в реальном времени, и может быть использовано в вычислительных устройствах.

Известно устройство дл вычислени модул комплексного числа, содержащее два входных регистра, два сумматора, вычитатель и коммутатор, выход которого соединен с выходом устройства, информационные входы коммутаторов подключены к выходам соответствующим сумматоров, выход знакового разр да вычитател подключен к управл ющему входу коммутатора, первые входы сумматоров и вычитател подключен к выходу первого входного регистра, вторые входы сумматоров и вычитател подключены к выходу второго входного регистра, входы первого и второго входных регистров подключены к соответствующим входам

устройства 1.

Однако устройство характеризуетс недостаточной точностью вычислени значени модулр комплексного числа.

Наиболее близким к изобретеш1ю по технической сущности вл етс устройство дл вычислени функции X . содержащее первый входной регистр, второй входной регистр, два коммутатора, первый сумматор , второй сумматор, выход которого вл етс выходом устройства, и схему сравнени , выход которой соединен с управл ю- , щими входами коммутаторов, информационные входы которых соединены с выходами первого и второго входньк регистров соответственно , входы схемы сравнени подключены к выходам входных регистров, входы первого сумматора подключены к выходам первого коммутатора и второго сумматора, четыре входа которого подключены к выходу второго коммутатора 2.,

Недостатком известного устройства вл ютс его сравнительно низкое быстродействие , обусловленное последовательным прохождением сигнала через все блоки устройства, а также тем, что второй сумматор должен производить суммирование четырех чисел.

Цедь изобретени - повышение быстродействи .

Поставленна цель достигаетс тем, что .. устройство дл вьщислени функции содержащее два регистра, два сумматора и . коммутатор, причем входы первого и второго регистров соединены с соответствуюидами входами устройства, выход коммутатора подключен к первому входу первого сумматора , выход которого соединен с выходом устройства, содержит третий сумматор, вычитатель и преобразователь в дополнительный код, причем первые входы второго и третьего сумматоров и вычитател подключены к выходу первого регистра, выход второго регистра подключен к вторым входам второго и третьего сумматоров и вычитател , выхощ второго и третьего сумматоров подключены к информационным входам коммутатора, управл ющий вход которого соединен с выходом знакового разр да вычитател и с управл ющим входом преобразовател в допо нительный код, выход которого подключен к второму входу первого сумматора, информационный выход вычитател соединен с информационным входом преобразовател в дополнительный код.

На фиг. 1 приведена структурна схема предлагаемого устройства; на фиг. 2 - график относительной погрешности вычислений

(f (%) от отношени А и В. Устройство содержит регистр 1, регистр 2, сумматор 3, коммутатор 4, сумматор 5, вычитатель 6, преобразователь 7 в дополнительный код, сумматор 8.

Устройство функционирует в соответствии с приближенной зависимостью

1,5-6lU -8 X-f,5-(,) ;

(1) 1,56lf7 1,5-(,4-Г6Л) гтри В7/Ч .

Данна аппроксимаци получена при разложении в степенной р д функции У 1 + X при |Х1 1,

при

А ,6 1, 1,5бЛ)|н(вМ)25;

(2)

1,5 А (1+0,416f) 1,5(А+ 0,416 В).

д

Выбор коэффициента 1,56 обусловлен более простой аппаратурной реализацией устройства . Его можно рассматривать как масштабный и учитывать при необходимости в дальнейших вычислени х.

В предлагаемом устройстве умножение иа козффшдаенты 1,56 и 0,416 замен етс суммированием со сдвигом входных сигналов А. и В в соответствии с вьфажени ми:

-.-1;

1,5 ( А + 0,416 В) 1,5 А + 0,625 8 2 А + Ч- ;

1,5(8 +0.416 Л) 1,5 В+ 0,

2 lA-ei.. 311361 Устройство работает следующим образом. Коды операндов А и В с выходов регистров 1 и 2 подаютс на входы сумматоров 3 и 8 и выштател 6. В сумматорах 3 и 8 производитс суммирование в соответствии s с выражени ми ( + 2 6 ) и ( + 23А). Операци умножени операндов А и В на коэффициенты (2) и (2) осуществл етс подключением регистров 1 и 2 со сдвигом на один разр д влево дл коэффициента 2 и со сдвигом на три разр да вправо дл коэффициент 3 на входы сумматоров 3 и 8. Одновременно с сум трованием в сумматорах 3 и 8 в вычитателе 6 производитс . вычитание операнда В из операнда А. При условии А В знаковый разр д вычитател 6 устанавливает коммутатор 4 в состо ние, при котором на его выходе по вл етс код выражени ( 2 В ) при условии А В на выходе коммутатора 4 по вл етс код выражени ( В + А). Знаковый разр д и код разности (А-В) с выхода вычитател 6 подаетс на вход преобразовател 7, который выполн ет операцию в соответствии с выражением /А-В/одновременно в прохождением сигнапа через коммутатор 4. Код с выхода преобразовател 7 подаетс на вход сумматора 5 со сдвигом вправо на один разр д дп получени кода в соответствии с выражением 2 |А-В1 . Код с выхода коммутатора 4 подаетс на вход сумматора 5, в результате чего на выходе сумматора 5 получаем значение ( А + + )).при А В и значение (2 В+2-3/ -2-М-в() при А В, что со- 35 ответствует значению искомой функции, помноженной на коэффициент 1,56. Сравнива быстродействие предлагаемого устройства с известным, находим максимальное врем вычислени функции в известном устройстве (t. ) ив предпагае-. мом ( t ): . ;p KOM cM4 c«z 5.V гд т.е бы ис чи ни ус да не но 4 2 выц прео5р с«Аг j. р - врем выполнени операции срав нени ; Ном врем задержки сигнала в коммутаторе; врем суммировани двух чисел; см4 врем суммировани четырех чисел; ewM - врем вычитани в вычитателе; поеоЧ преобразовани в Дополнительный код. итыва , что «ср Biin см2 преоБ см Ctt4 2tcMZ 2ic -, ком см i . Ч«, , предлагаемое устройство вл етс более родействующим. Кроме того, аа счет ючени операции суммировани четьфех упрощаетс его схема. носительна погрешность вычислефункции 1,5бУЛ2+6 в предлагаемом йстве, определ ема по формуле , 5A(,41t|-)-f, 100% VMf(|J 140.41Ь-дтег в самом худшем случае, когда 6/А 0,42, ревышает 4%, т.е. не превышает погрешизвестного устройства.

Claims

УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ФУНКЦИИ x=Ya ² + 8^г , содержащее два регистра, два сумматора и коммутатор, причем входы первого и второго регистров соединены с соответствующими входами устройства, выход коммутатора подключен к первому входу первого сумматора, выход которого соединен с выходом устройства, о тличающееся тем, что, с целью повышения быстродействия, оно содержит третий сумматор, вычитатель и преобразователь в дополнительный код, причем первые входы второго, и третьего сумматоров и вычитателя подключены к выходу первого регистра, выход второго регистра подключен к вторым входам второго и третьего сумматоров и вычитателя, выходы второго и третьего сумматоров подключены к информационным входам коммутатора, управляющий вход которого соединен с выходом знакового разряда вычитателя и с управляющим входом преобразователя в дополнитель ный код, выход которого подключен к второму входу первого сумматора, информационный выход вычитателя соединен с информационным входом преобразователя в дополнительный код.

Φι/ζΙ

SU ж. 1136153 >

.1136153'