SU1427361A1

SU1427361A1 - Устройство дл умножени

Info

Publication number: SU1427361A1
Application number: SU864074773A
Authority: SU
Inventors: Валерий Иванович Жабин; Владимир Николаевич Дорожкин; Александр Ефимович Лысенко; Григорий Владимирович Гончаренко
Original assignee: Киевский Политехнический Институт Им.50-Летия Великой Октябрьской Социалистической Революции
Priority date: 1986-06-16
Filing date: 1986-06-16
Publication date: 1988-09-30

Abstract

Изобретение относитс к вычислительной технике и может быть использовано в цифровых вычислительных машинах и устройствах. Цель изобретени повышение достоверности работы за. спет обеспечени функционального контрол устройства. Устройство содержит сумматор 1 сомножителей, ре- . гистр 2 множимого, регистр 3 результата , сумматор 4 результата, группу 5 мультиплексоров,регистр 6 множител , регистр 7 константы, регистр 8

Description

(Л

4; IND

оо

Од

ом;

сдвига, счетчик 9, мультиплексоры 10-12, блок 13 анализа и контрол , элементы И 14-17, элементы НЕ 18,19, триггер 20, элемент И 21, элементы ИЛИ 22, 23, элементы И 24-26, входы 27-29 тактирующих сигналов, входы 30-33 цифр множител и множимого.

выходы 34, 35 цифр результата, выход 36 сигнала ошибки. Устройство функционирует в избыточной двоичной системе счислени с цифрами . Чередование цифр результата выполн етс по строгим правилам, 2 ил.

Изобретение относитс к вычислительной технике и может быть использовано в цифровых вычислительных машинах и устройствах.

Цель изобретени - повьппение дос- товерности работы за счет обеспечени функционального контрол устройства умножени .

На фиг. 1 представлена структурна схема устройства дл умножени ; на фиго 2 - пример функциональной схемы блока анализа и контрол .

Устройство содержит сумматор 1 сомножителей , . регистр 2 множимого, регистр 3 результата, сумматор 4 результата , группу мультиплексоров 5, регистр 6 множител , регистр 7 константы , регистр 8 сдвига, счетчик 9, мультиплексоры 10-12,, блок 13 анализ и контрол ,. элементы И 14-17, эле- менты НЕ 18,19, триггер 20, элемент И 21, элементы ИЛИ 22, 23, элементы И 24-26, вход 27 первого тактирующего сигнала 1 , вход 28 второго тактирующего сигнала Т, вход 29 третьего тактирующего сигнала Т, вход 30 положительной цифры множител В, вход 31 отрицательно цифры множител В вход 32 положительной цифры множимого , вхьд 33 отрицательной цифры множимого а, выход 34 положительной цифры результата Z , выход 35 отрицательной цифры результата Z выход 36 сигнала ошибки.

Входной информацией в i-ом такте дл блока 13 вл ютс три разр да регистра 3 ((п-1+1)-ьш, (п-1+2)-ый, (п-1+3)-ый, счита , что старший разр д слева имеет номер 0). Обозначим их Х, Xj, Xj , соответственно.; Выход на информахщ поступает на выходы 34, 35, 36, обозначим ее Y, Y, Yj соответственно. Тогда функции можно

выразить через Х , Х, Х в общем виде:

Y Х. (X -XjVXjXi); Y,t. X, a-i-XiVX i); Y,i. Y,.,Y2,.,VY,..Y,;, .

Блок 13 (фиг. 2) может, например, содержать элементы И 37, 38, ИЛИ 39, И 40, 41, триггеры 42, 43, элементы И 44, 45, ИЛИ 46.

Устройство умножени функционирует в избыточной двоичной системе счислени с цифрами 1,0-1. Дл получени очередной i-ой цифры результата Z А В где р 2 используютс формулы

N, ., Bi -b.BidO; Ri Nj -

Zi .

1, если 0, если

-1, если -3-2 N, -2

где a, b - очередные цифры операндов; R - остаток, формируемый на каждом i-oM шаге; А, исходные аргументы, содержащие i старших разр дов; Nj - промежуточна переменна ; Zj, - очередна цифра результата. При этом i 1,..., п+р,.... К, а начальными вл ютс значени RO О, Ад BO Zo 0. Использование приведенных алгоритмов в избыточной знако- разр дной системе счислени налагает ограничени на форму результата. Че редование цифр результата выполн етс по строгим правилам. За положитель юй цифрой 1 может следовать цифра -1 и наоборот. При этом между ними может

3142736

находитьс любое числое нулей.Однако между одинаковыми значащими (отличными от нул ) цифрами не может быть мнее К(Р - 3) нулей. Например, при Р 4 результат может иметь вид 101011110101, и lie может быть получен в форме 11 oof 100111 , если устройство функционирует правильно.

Работа устройства заключаетс в IQ следующем,

В исходном состо нии в регистрах 6, 2, 3, триггере 20, в счетчике 9 записаны нули, в регистре 8 в младшем

разр де записана 1 , в регистре 7 записаны все единицы. Будем считать, что к началу каждого i-oro цикла (i 1,2,..,, п+р,...,К) на входных кодовых шинах по вл ютс очередные i-ые разр ды множител и множимого, начина со старших разр дов, в регистре сдвига 8 1 находитс в i-ом разр де (при i - п), Кроме того, в каждом цикле на 27, 28, 29 поступают последовательно тактирующие сигналы соответственно Т, Т, Т,. Множимое и множитель представл ютс на входных шинах в избыточном коде с цифрами 1, -1,0. При этом 1 в очередном разр де сомножител кодируетс еди- нчным сигналом на входах 30 или 32, -1 - единичным сигналом на входах 31 и 33, а О кодируетс нулевыми сигналами (отсутствием сигналов) на обоих входах, представл ющих данный сомножитель. Произведение также формируетс в избыточном коде последовательно со старших разр дов. Требуема точность результата определ етс числом циклов К ( - й), где р - задержка устройства в циклах Д - допустима погрешность.

Рассмотрим работу устройства при i п. Сигнал Т по входу 27 поступает на вход управлени вьщачей пр - мого кода и приема кода регистра 6 через элемент И 16 при очередной цифре множимого, равной -1, а через элементы ИЛИ 23 и на вход управлени приемом кода регистра 3, а также на управл ющие входы злeмe тoв И 14 и 16. Если очередна цифра множител равна 1, то единичньй сигнал через элемент И 14 проходит к входу управлени вьиачей .пр мого кода регистра Код с регистра 2 подаетс на сумматор 4, где суммируетс с содержанием регистра 3, причем результат операци записываетс в этот же регистр З.Од-

новременно с этим единичный сигнал с входа 30 записываетс в младший разр д регистра 6, на вход управлени сдвигом которого поступает сигнал с элемента НЕ 18. Если очередна цифра множител равна -1, то единичный

сигнал с входа 31 через элемент И 16 проходит к входу управлени выдачей обратного кода регистра 2. на первые входы (Р+3) старших разр дов сумматора 4, через элемент ИЛИ 22 на вход переноса младшего разр да того же сумматора 4 дл преобразовани вьщан- ного с регистра 2 обратного кода в допол нительный, который в сумматоре 4 суммируетс с кодом из регистра 3 и результат записываетс в регистр 3, Кроме того, единичный сигнал с входа 31 через элемент И 16 и ИЛИ 22 поступает на вход управлени вьщачей пр мого кода регистра 7, которьш суммируетс с содержимым регистра 6 сдвинутым на один разр д влево путем соответствующей коммутации выходов регистров 6 и входов сумматора 1, и результат суммировани запоминаетс в регистре 6, Таким образом, осуществл етс прибавление -1 и i-ому разр ду кода множител . Если очередна цифра множител О, то содержимое регистра 3 не измен етс , а содержимое регистра 6 сдвигаетс на 1 разр д влево и в младший разр д заноситс О. После окончани действи сигнала Т на входе 28 по вл етс сигнал Тд,, который поступает на управл ющие входы элементов И 15 и 17, а через элементы ИЛИ 23 на вход управлени приемом кода регистра 3. Если очередна цифра множимого равна 1, то единичный сигнал через элемент И 15 проходит к входу управлени вьщачей пр мого кода регистра 6. Код с регистра 6 подаетс на сумматор 4, где суммируетс с содержимым регистра 3, причем результат операции записьшаетс в этот же регистр 3. Одновременно с этим единичньй сигнал с входа 32 записьшаетс в младший разр д регистра 2, на вход управлени сдвигом которого поступает сигнал с элемента НЕ 19. Если очередна цифра множимого равна -1, то единичньш сигнал с входа 33 через элемент И 17 проходит к входу управлени вьщачей обратного кода регистра 6, на вторые входы (Р+3) старших разр дов сумматора 4, через.элемент ИЛИ 22 на вход переноса младших разр дов того же сум- матера дл преобразовани выданного с регистра 6 обратного кода в дополнительный . Этот код суммируетс в сумматоре 4 с кодом из регистра 3 и результат записьгоаетс в регистр 3. Кроме того, единичный сигнал с,входа 31 через э пементыИ 17 и ИЛИ 22 поступает на вход управлени выдачей пр - мого кода регистра 7, который суммируетс с содержимым регистра 2, сдвинутым на один разр д влево путем соответствующей коммутации выходов регистра 2 и входов .сумматора 1, и результат суммировани запоминаетс в регистр 2, Такрщ образом, осуществл етс прибавление -1 к i-ому разр ду кода множимого.. Если очередна цифра множимого О, то содержимое регистра 3 не измен етс , а содержимое регистра 2 сдвигаетс на один разр д влево и в младший разр д заноситс О. При наличии сигналов Т

или Tij группа мультиплексоров 5 пропускает , информацию с выходов сумматора 4 на входы регистра 3 без преобразовани . По тактирующему сигналу Т происходит сдвиг на один разр д влево кода в регистре 8 и код на i-oM-шаге будет равен весу 1

После окончани действи сигнала T,j на входе 29 по вл етс сигнал Tj , которьй поступает на управл ющие входы группы мультиплексоров 5 и код с выходов сумматора 4 поступает на входы регистра формировани результата 3 со сдвигом на два разр да влево . Сигнал Tj через элементы И 21 и ИЛИ 23 поступает на вход управлени приемами кода регистра 3, а также через элемент И 21 поступает на вход счетчика 9 и на тактовый вход блока 13.

Код со счетчика 9 поступает на управл ющие входы мультиплексоров 10, 11, 12, которые пропускают в блок 13 на i-oM такте (п-1+1)-ый, (п-1+2)-ый, (п-1+3)-ьш разр ды регистра 3 соответственно. Блок 13 вьщает на выходы 35,34 значени очередной цифры результата. Если Z 1, то единичный сигнал через элемент И 25 проходит к входу- уЛравлени выдачей пр мого кода регистра 8, код с весом 1 дл i-oro такта поступает на вход сумматора 4, где суммируетс с содержанием .регистра 3, результат записьгоаетс в тот же регист

5 0

5

0

5

, ТО работа устройства измен етс при по влении сигналов и Tj., Триггер 20 устанавливаетс

при по влений сигнала Tj еди3 со сдвигом на два разр да влево с помощью группы му 1ьтиплексорОБ 3. Если Z J 1, то единичный си..гнал через элемент И 26 проходит к входу управлени выдачей обратного кода регистра 8, к входу переноса младшего разр да сумматора 4 через элемент ИЛИ 22 дл вычитани из кода регистра 3 в i-o-M такте 1. Результат с сумматора 4 через . груТппу мультиплексоров 5 записываетс со сдвигом на два разр да влево в регистр 3. Если очередна цифра результата О,то код с регистра 3 проходит через сумматор 4 и группу мультиплексоров 5, сдвига сь на два разр да влево.

Если i п. не Т,

в 1 и

:ничный сигнал через элемент И 24 пос- гупает на вход управлени сдвигом регистра 3, причем в первый разр д регистра 3 сдвиг происходит из третьего разр да того же регистра 3. Таким образом, осуществл етс нахождение остатка Ri. Так как код на выходе счетчика 9 не измен етс , то мультиплексоры 10, 11, 12 будут пропускать в блок 13 три старших разр да. На выходе блока 13 будут формироватьс очередные разр ды произведени .

Блок 13 работает следующим образом , В .i-oM TaKfe элементы И 37, 38-40, 41 и ИЛИ 39 формирует, очередную цифру результата по следующему правилу. Цифра результата равна О, 1, если содержимое трех анализируе- 0 мых разр дов сумматора 4 равно 001 или 010, -1, если содержимое трех старших разр дов равно 110 или 101, О - в остальных случа х. Цифры результата поступают на выходы 34, 35. Цепочка: триггер 42, элемент И 44 обнаруживает комбинацию цифр 11 в коде результата. Цепочкаг триггер 43, элемент И 45 обнаруживает комбинацию ТТ. В случае обнаружени Q ошибочной комбинации (11 или IT) сигналы с элементов И 44, 45 поступают на элемент ИЛИ 46, выход которого вл етс выходом 36 ошибки.

В устройстве происходит обнаружение констатных неисправностей (1 или О) в любом блоке, участвующем в формировании результата. Отказы 6 схеме контрол и схемах управлени также будут зафиксированы, так как

нарушитс раэрешенньв пор док следовани цифр результата.

вход которого соединен с входом счетчика и с выходом четвертого элемента И, первый вход которого соединен с инверсным выходом триггера, пр мой выход которого, соединен с первым Устройство дл умножени , содержа- входом п того элемента И, выход котоФормула и.зобретени

щее регистр множимого, регистр мно-. жител , сумматор результата, сумматор

рого соединен с входом управлени сдвигом регистра результата, выходы

сомножителей, регистр результата, ю регистр сдвига, элементы И, причем выходы разр дов регистров множимого и множител подключены соответственно ;к первым и вторым входам соответствующих разр дов сумматора результата, 15 этих мультиплексоров соединены с ин- третьи входы которых подключены к вы формационными входами блока анализа ходам соответствующих разр дов регистра результата, первые и вторые входы разр дов сумматора сомножителей подключены к выходам разр дов соответст- 2о тельной цифры результата устройства, венно регистров множимого и множите- второй выход соединен с первым входом л , выходы разр дов сумматора сомножителей подключены к входам разр дов -регистров множител и множимого, отличающеес тем, что, с 25 целью повышени достоверности работы устройства за счет обеспечени функционального контрол устройства, в него введены регистр константы, три мультиплексора, группа мультиплексо- ЗО ми входами седьмого и второго элемен- ров, триггер, счетчик, блок анализа тов И, третьим выходом второго элемента ИЛИ, входом управлени сдвигом регистра сдвига, выход (п+2)-го разр да которого соединен с единичным входом триггера, вход второго тактирующего сигнала устройства соединен с входом управлени вьщачей информации регистра множител , первыми входами восьмого и третьего элементов И, вторым входом второго элемента

разр дов которого соединены с информационными входами первого, второго и третьего мультиплексоров, управл ющие входы которых соединены с выходами разр дов счетчика, а выходы

и контрол , п ервый выход которого соединен с первым входом шестого элемента И и вл етс выходом положивторого элемента И и вл етс выходом отрицательной цифры результата устройства, третий выход блока анализа и контрол вл етс выходом сигнала ошибки устройства, вход первого тактирующего сигнала устройства соединен с входом управлени выдачей информации регистра множимого, с первы35

и контрол , элементы ИЛИ, НЕ, причем третьи входы разр дов сумматора сомножителей соединены с выходами.разр дов регистра константы, вход управлени выдачей пр мого кода которого соединен с входом переноса младшего разр да сумматора результата и с выходом первого элемента ИЛИ, первый вход которого соединен с выходом пер- Q

вого элемента И и с входом управлени вьщачей обратного кода регистра сдвига , выходы разр дов которого соединены с третьими входами соответствующих

ШШ, вход третьего тактирующего сигнала устройства соединен с управл ющими входами мультиплексоров группы, вторыми входами шестого,пер- разр дов сумматора результата, первые .g вого, п того и четвертого элементов и вторые входы (Р+3)-х старших разр - И, тактовьм входом блока анализа и дов сумматора результата (Р - задержка получени разр да результата) соединены с выходами второго и третьего элементов И соответственно и с вторым и третьим входами первого эле- . мента ИЛИ соответственно, выходы разр дов сумматора результата соединены с информационными входами мультиплексоров группы, выходы которых соедине- вьщачей обратного кода которого сое- ны с входами разр дов регистра резуль- динен с выходом третьего элемента И, тата соответственно, вход управлени приемом кода которого соединен с выходом второго элемента ИЛИ, первый

50

контрол , выход седьмого элемент И соединен с входом управлени вьщачей пр мого кода регистра множимого,вход управлени выдачей обратного кода которого соединен с выходом второго элемента И, входом первого элемента НЕ, входом управлени приемом кода регистра множител , вход управлени

входом второго элемента НЕ, входом управлени приемом кода регистра мноЖИМОГ01 , вход управлени сдвигом которого соединен с входом управлени сдвигом регистра результата, выходы

этих мультиплексоров соединены с ин- формационными входами блока анализа тельной цифры результата устройства, второй выход соединен с первым входо ми входами седьмого и второго элемен тов И, третьим выходом второго элемента ИЛИ, входом управлени сдвигом регистра сдвига, выход (п+2)-го разр да которого соединен с единичным входом триггера, вход второго тактирующего сигнала устройства соединен с входом управлени вьщачей информации регистра множител , первыми входами восьмого и третьего элементов И, вторым входом второго элемента

этих мультиплексоров соединены с ин- формационными входами блока анализа тельной цифры результата устройства, второй выход соединен с первым входом ми входами седьмого и второго элемен- тов И, третьим выходом второго элемента ИЛИ, входом управлени сдвигом регистра сдвига, выход (п+2)-го разр да которого соединен с единичным входом триггера, вход второго тактирующего сигнала устройства соединен с входом управлени вьщачей информации регистра множител , первыми входами восьмого и третьего элементов И, вторым входом второго элемента

и контрол , п ервый выход которого соединен с первым входом шестого элемента И и вл етс выходом положиэтих мультиплексоров соединены с ин- формационными входами блока анализа тельной цифры результата устройства, второй выход соединен с первым входом ми входами седьмого и второго элемен- тов И, третьим выходом второго элемента ИЛИ, входом управлени сдвигом регистра сдвига, выход (п+2)-го разр да которого соединен с единичным входом триггера, вход второго тактирующего сигнала устройства соединен с входом управлени вьщачей информации регистра множител , первыми входами восьмого и третьего элементов И, вторым входом второго элемента

второго элемента И и вл етс выходом отрицательной цифры результата устройства, третий выход блока анализа и контрол вл етс выходом сигнала ошибки устройства, вход первого тактирующего сигнала устройства соединен с входом управлени выдачей информации регистра множимого, с первыю 15 2о 25 ЗО

35

Q

ШШ, вход третьего тактирующего сигнала устройства соединен с управл ющими входами мультиплексоров группы, вторыми входами шестого,пер- g вого, п того и четвертого элементов И, тактовьм входом блока анализа и вьщачей обратного кода которого сое- динен с выходом третьего элемента И,

0

ШШ, вход третьего тактирующего сигнала устройства соединен с управл ющими входами мультиплексоров группы, вторыми входами шестого,пер- вого, п того и четвертого элементов И, тактовьм входом блока анализа и вьщачей обратного кода которого сое- динен с выходом третьего элемента И,

входом второго элемента НЕ, входом управлени приемом кода регистра мноШШ , вход третьего тактирующего сигнала устройства соединен с управл ющими входами мультиплексоров группы, вторыми входами шестого,пер- вого, п того и четвертого элементов И, тактовьм входом блока анализа и вьщачей обратного кода которого сое- динен с выходом третьего элемента И,

ЖИМОГ01, вход управлени сдвигом которого соединен с выходом второго , элемента НЕ, выход восьмого элемента И соединен с входом ущ5авлени вьщачей пр мого кода регистра множител , вход управлени сдвигом которого соединён с выходом первого элемента НЕ, второй вход седьмого элемента И соединен с информационньм входом регистра множител и вл етс входом положительной цифры множител

П 1 n-H-i ni-2-i 12 11 Ю

устройства, второй вход восьмого элемента И соединен с информационным ВХОДОМ регистра множимого и вл етс входом положительной цифры множимого устройства, второй вход второго элемента И вл етс входом сзтрицатель- ной цифры множител устройства,второй вход третьего элемента И вл етс входом отрицательной цифры множимого устройства.

Фиг. 2

Claims

Формула изобретения

Устройство для умножения, содержащее регистр множимого, регистр мно-. жителя, сумматор результата, сумматор сомножителей, регистр результата, |θ регистр сдвига, элементы И, причем выходы разрядов регистров множимого и множителя подключены соответственно :к первым и вторым входам соответствующих разрядов сумматора результата, 15 третьи входы которых подключены к выходам соответствующих разрядов регистра результата, первые и вторые входы разрядов сумматора сомножителей подключены к выходам разрядов соответст- ₂₀венно регистров множимого и множителя, выходы разрядов сумматора сомножителей подключены к входам разрядов •регистров множителя и множимого, от личающееся тем, что, с 25 целью повышения достоверности работы устройства за счет обеспечения функционального контроля устройства, в него введены регистр константы, три мультиплексора, группа мультиплексо- зо ров, триггер, счетчик, блок анализа и контроля, элементы ИЛИ, НЕ, причем третьи входы разрядов сумматора сомножителей соединены с выходами разрядов регистра константы, вход управ»35 ления выдачей прямого кода которого соединен с входом переноса младшего разряда сумматора результата и с выходом первого элемента ИЛИ, первый вход которого соединен с выходом пер— вого элемента И и с входом управления выдачей обратного кода регистра сдвига, выходы разрядов которого соединены с третьими входами соответствующих разрядов сумматора результата, первые ₄д и вторые входы (Р+3)-х старших разря- дов сумматора результата (Р - задержка получения разряда результата) соединены с выходами второго и третьего элементов И соответственно и с вто- gg рым и третьим входами первого эле— . мента ИЛИ соответственно, выходы разрядов сумматора результата соединены с информационными входами мультиплексоров группы, выходы которых соедине- gg ны с входами разрядов регистра результата соответственно, вход управления приемом кода которого соединен с выходом второго элемента ИЛИ, первый вход которого соединен с входом счетчика и с выходом четвертого элемента И, первый вход которого соединен с инверсным выходом триггера, прямой выход которого, соединен с первым входом пятого элемента И, выход которого соединен с входом управления сдвигом регистра результата, выходы разрядов которого соединены с информационными входами первого, второго и третьего мультиплексоров, управляющие входы которых соединены с выходами разрядов счетчика, а выходы этих мультиплексоров соединены с информационными входами блока анализа и контроля, первый выход которого соединен с первым входом шестого элемента И и является выходом положительной цифры результата устройства, второй выход соединен с первым входом второго элемента И и является выходом отрицательной цифры результата устройства, третий выход блока анализа и контроля является выходом сигнала ошибки устройства, вход первого тактирующего сигнала устройства соединен с входом управления выдачей информации регистра множимого, с первыми входами седьмого и второго элементов И, третьим выходом второго элемента ИЛИ, входом управления сдвигом регистра сдвига, выход (п+2)-го разряда которого соединен с единичным входом триггера, вход второго тактирующего сигнала устройства соединен с входом управления выдачей информации регистра множителя, первыми входами восьмого и третьего элементов И, вторым входом второго элемента ИЛИ, вход третьего тактирующего сигнала устройства соединен с управляющими входами мультиплексоров группы, вторыми входами шестого,первого, пятого и четвертого элементов И, тактовым входом блока анализа й контроля, выход седьмого элемент^ И соединен с входом управления выдачей прямого кода регистра множимого,вход' управления выдачей обратного кода которого соединен с выходом второго элемента И, входом первого элемента НЕ, входом управления приемом кода регистра множителя, вход управления выдачей обратного кода которого соединен с выходом третьего элемента И, входом второго элемента НЕ, входом управления приемом кода регистра множимого, вход управления сдвигом кото9

1 О рого соединен с выходом второго . элемента НЕ, выход восьмого элемента И соединен с входом управления вьщачей прямого кода регистра множителя, вход управления сдвигом которого соединён с выходом первого элемента НЕ, второй вход седьмого элемента И соединен с информационным входом регистра множителя и является ю входом положительной цифры множителя устройства, второй вход восьмого элемента И соединен с информационным входом регистра множимого и является 5 входом положительной цифры множимого устройства, второй вход второго элемента И является входом отрицательной цифры множителя устройства,второй вход третьего элемента И является входом отрицательной цифры множимого устройства.

п-1 n+1-ί n+2-ί

12 11 '10

Фиг 2