SU1013942A1 - Преобразователь двоично-дес тичного кода в двоичный - Google Patents

Abstract

1. ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОДЕСЯТИЧНОГО КОДА Б ДВОИЧНЫЙ, содержащий регистр тетрад, сумматор, блок управлени , основной регистр и буферный регистр, информационные входы которого срединены с выходами основного регистра, информационные входы которого соединены с выходами сумматора, первые Ьходаа (i+l)-ro и (i+3)-ro разр дов которого соединены с выходом i-ro разр да буферного регистра () , где (п+З) число разр дов выxoд oгo кода, вход регистра тетрад  вл етс.  информационным входом преобразовател , вход синхронизации, тактовый вход и вход сброса которого  вл ютс  соответственно входом синхронизации, тактовым входом и входом сброса блока управлени , первый, второй и третий выходы разрешени  записи которого соединены соответственно с управл ющими входами регистра тетрад, основиого и, буферного регистров, вход сброса последнего соединён с первым выходом сброса блока управлени , .отлич аю.щи и с   тем, что, с целью распшрени  функциональных возможностей путем обеспечени  преобразовани  с масштабированием и одновременным возведением в квадрат. и повьшени  быстродействи , в него введены первый и второй кокву1утаторы перва  и втора  группы элементов 2И-ИЛИ, блок хранени  произведений и дополнительный регистр, информационные входы которого соединены с выходами основного регистра, вход сброса соединен с вторым выходом сброса блока управлени , четвертый вахо  разрешени  записи которого соединен с управл ющим уходом дополнительного регистра, выходы которого  вл ютс  выхспом преобразовател  и соединены с первыми входами Элементов 2И-ИЛИ второй группы, вторые входы которых соединены с выходами .блока хранени  произведений, первый, и второй входы которого соединены соответственно с выходами первого и второго коммутаторов, управл ющие СП входы которых соединены соответственно с первым и вторым выходами -управлени  умножением блока управлени , первый и второй выходы приз§ наков обратной св зи которого соеди-, нены соответственно с третьими и четвертыми вводами элементов 2И-ИЛИ второй группы, выходы которых соединены с вторыми входами сукматора, информационные входы второго коммусо со татора соединены с выходами элементов 2И-ИЛИ первой группы, первые входы которых соединены с масштабным и Is9 входом преобразовател ,, вторые входы соединены с выходами регистра тетрад и информационными входами пер- вого коммутатора, а третьи и четвертые входы элементов 2И-ИЛИ группы соединены соответственно с первым и вторым выходами режима работы блока управлени , вход логического чул  которого  вл етс  входом . .логического нул  преобразовател . 2. Преобразователь по п. 1, отличак ) тем, что блок управлени  содержит распределитель импульсов, первый и второй элементы И-НЕ, элемент НЕ, первый, второй и

Description

третий счетчики, дешифратор нулевого состо ни , четыре элемента задержки , первый и второй элементы ИЛИ элемент 2И-ИЛИ, RS-триггер, формирователь импульсов и первый и второй переключатели, входы которых соединены с входом логического нул  преобразовател , а нулевой и единичный выходы первого переключател   вл ютс  соответственно первым и вторым выходами режима работы блока управлений , вход синхронизации которого соединен с синхровходом распределител  импульсов, выход которого  вл етс  первым выходом разре11:ени  записи блока управлени , вход сброса которого соединен с входом сброса распределител  импульсов, с входами сброса первого, второго и третьего счетчиков, R-входом К5-триггера первым входом первого элемента ИЛИ и  вл етс  вторым выходом сброса блока управлени , цервый выход сброса которого соединен с выходом первого элемента ИЛИ, второй вход которого соединен с выходом первого элемента задержки и  вл етс  четвертым выходом разрешени  записи блока управлени , второй и третий выходы разрешени  записи которого соединены соответственно с выходами последовательно соединенных второго и третьего элементов задержки, вход третьего элемента задержки соединен с вы ходом второго элемента ИЛИ, первый вход которого соединен с выходом первого элемента и со счетным входом первого счетчика, выход переполнени  которого, соединен со счетным входом второго счетчика и через

четвертый элемент задержки - с управл ющим входом приема третьего счетчика и первым входом элемента 2И-ИЛИ, второй вход которого соединен с выходом второго переключател , а третий и четвертый входы элемента 2И-ИЛИ соединен с выходом переполнени  второго счетчика, разр дные выходы которого соединены -с информационными входами третьего счетчика, 1выход переполнени  которого соединен JC входом первого элемента згщержки и через формирователь импульсов с первым выходом обратной св зи блока управлени , второй выход обратной св зи которого соединен с первым входом первого элемента И-НЕ и через элемент НЕ - с первым входом второго элемента И-НЕ, а также с выходом дешифратора нулевого состо ни , входы которого соединены с разр дными выходами третьего счетчика, счетный вход которого соединен с вторым входом второго элемента ИЛИ и с выходом второго элемента И-НЕ, второй вход которого соединен с вторьпл входом первого элемента И-НЕ и с выходом КЗ-триггера, S.-вход которого соединен с выходом элемента 2И-ИЛИ, третий вход первого элемента И-НЕ соединен с выходом запрета распределител  импульсов, .а четвертый вход первого элемента И-НЕ соединен с третьим входом второго элемента И-НЕ и  вл етс  тактовым входом блока управлени , первый и второй выходы управлени  умножением которого соединены соответственно с разр дными выходами первого и второго счетчиков ..

1 . , Изобретение относитс  к автоматике и вычислительной технике и может быть использовано при построении ;преобразователей в устройствах ввода цифровой информации, а также при ручном вводе с одновременным умножением ма конст:анту. .

Известен преобразователь двоичнодес тичного кода в двоичный, содержшдий регистр числа, блок управлени  блок хранени  эквивалентов, два сумматора и два регистра

Недостаток данного преобразовател  состоит в «изком быстродействии св занном.с последовательным принципом работы, а также в невозможности масштабировани .

Наиболее близким по технической сущностиК изобретению  вл етс  преобразователь двоично-дес тичного

кода в двоичный, содержащий регистр тетрад, сумматор, выходной регистр, состо щий из осйовного и буферного регистров, причём выходы сумматора через основной регистр подключены ко входам буферного регистра, выход i-го ) разр да буферного регистра соединен со входами (i+l)-rp и (i+3)-го разр дов сумматора СЗ.

Недостаток известного преобразовател  состоит в невозможности производить преобразование с одновременным умножением, а также в относительно низком быстродействии.

Цель изобретени  -.расширение функциональных возможностей преобразовател  за счет обеспечени  преобразовани  с масштабированием и одновременным возведением в квадрат и повышение быстродейстри . Поставленна  цель достигаетс  т.ем что в преобразователь двоично-дес тичного кода в двоичный, содержащий регистр тетращ, сумматор, блок управ лени , основной регистр и буферный регистр, информационные входы которогр соединены с- выходами основного регистра, информационными входами соединенного с выходами сумматора, первые входы (i+l)-ro и (i-f3)-ro которого соединены с выходом i-го разр да буферного регистра (i 1-п) , где (п+3) - число разр дов выходного кода, вход регистра тетрад  вл етс  информационным входом преобразовател , вход синхронизации, тактовый вход и вход сброса которого  вл ютс  соответственно входом синхронизации , тактовым входом и входом сброса блока управлени , первый, второй и третий выходы разрешени  записи которого соединены соответственно с управл ющими входами регистра тетрад, ОСНОВНОГО и буферного регистров , вход сброса последнего соединен с первым выходом сброса блока управлени , введены первый и второй коммутаторы, перва  и втора  группы элементов 2И-ИЛИ, блок хранени  произведений и дополнительный регист информационные входы которого соедииены с выходами основного регистра, вход сброса соединен со вторым выходом сброса, блока управлени , четвертый выход разрешени  записи которого соединен с управл ющим входом дополнительного регистра, выходы которого  вл ютс  выходом преобразова тел  и соединены с первыми входами элементов 2И-ИЛИ второй группы, вто рые входы которых соединены с выходами блока хранени  произведений, первый и второй входы которого соединены соответственно с выходами , первого и второго коммутаторов, управл ющие входы которых соединены соответственно с первым и вторым вы ходами управлени  умножением блока управлени , первый и второй выходы признаков обратной св зи которого соединены соответственно с третьими и четвертыми входами элементов 2И-ИЛИ второй группы, выходы которы соединены со вторыми входами сумматора , информационные входал второго коммутатора соединены с выходами элементов 2И-ИЛИ первой группы, пер вые входы которых соединены с масш .табным входом преобразовател , вторые входы соединены с выходами регистра тетрад и информационными вхо дами первого коммутатора,а третьи и четвертые входы элементов 2И-ИЛИ первой группы соединены соответственно с первым и вторым выходами ре жима работы блока управлени , вход логического нул  которого  вл етс  вх дом лoi7ичecкoгo нул  преобразовател  Блок управлени  содержит распределитель импульсов, первый и второйэлементы И-НЕ, элемент НЕ, первый, второй и третий счетчики, дешифратор нулевого состо ни , четыре элемента задержки, первый и второй элементы ИЛИ, элемент 2И-ИЛИ, R5-триггер, формирователь импульсов и первый и второй переключатели, входы которых. соединены с входом логического нул  преобразовател , а нулевой и единичный выходы первого переключател   влтотс  соответственно первым и вторым выходами режима работы блока управлени , вход синхронизации которого соединен с синхровходом .распределител  Импульсов, выход которого  вл етс  первым выходом разрешени  записи блока управлени , вход сброса которого соединен со входом сброса распределител  импульсов, со .входами Сброса первого, второго и третьего счетчиков, R-входом R3-триггера, первым входом первого элемента ИЛИ и  вл етс  вторым выходом сбрсхза блока управлени , первый выход сброса которого соединен с выходом первого элемента ИЛИ, второй вход которого соединен с выходом первого элемента задержки и  вл етс  четвертым выходом разрешени  записи блока управлени , второй и третий выходы разрешени  записи которого соединены соответственно с выходами последовательно соединенных второго и третьего элементов задержки, вход третьего элемента задержки соединен с ,выходом второго элемента ИЛИ, первый вход которого соединен с выходом первого элемента И-НЕ и со счетным входом первого счетчика, выход переполнени  которого соединен со счетным входом второго счетчика и через четвертый элемент задержки - с управл кнцим входом приема третьего счетчика и первым входом элемента 2И-ИЛИ, второй вход которого соединен с выходом второго переключател , а третий и четвертый входы элемента 2И-ИЛИ соединены с выходе переполнени  второго счетчика, разр дные выходы которого соединены с информационньвш входами третьего счетчика, выход переполнени  которого соединен со входом первого элемента задержки и че-. рез формирователь импульсов - с первым выходом обратной св зи блока управлени , второй ЁЫХОД обратной св зи которого соединен с первым входе первого элемента И-НЕ и через элемент НЕ - с первым входом второго элемента И-НЕ, а также с выходом дешифратора нулевого состо ни , входы которого соединены с разр дными выходами третьего счетчика, счетный вход которого соединен со вторым ,входом второго элемента ИЛИ и с выходом второго элемента И-НЕ, второй вход которого соединен со вторым входом первого элемента И-НЕ и с вы ходом R5-триггера, 5 -вход которог соединен с выходом элемента 2И-ИЛИ, третий вход первого элемента И-НЕ соединен с выходом запрета распреде лител  импульсов, а четвертый вход первого элемента И-НЕ соединен с третьим входом второго элемента И-Н и  вл етс  тактовым входом блока управлени , первый и второй выходы управлени  умножением которого соединены соответственно с разр дными выходами первого и второго счетчико На фиг.1 изображена блок-схема преобразовател ; «а фиг.2 - функцио нальна  схема блока управлени . Преобразователь (фиг.1) содержит регистр 1 тетрад, первый 2 и второй 3 коммутаторы, первую 4 и -вторую 5 группы.элементов 2И-ИЛИ, блок 6 хра нени  произведений, сумматор 7, основной 8, буферный 9 и дополнительный 10 регистры, блок 11 управлени  масштабный вход 12, информационный вход 13, вход 14 синхронизации,вход 15 тактовой частоты и вход 16 сброса , выходы (цепи) 17-28 блока управ лени . Блок управлени  (фиг.2) состоит из распределител  29 импульсов, эле ментов И-НЕ 30 и 31, элемента НЕ 32 первого 33, второго 34 и третьего 35 счетчиков, дешифратора 36 нулевого состо ни , элементов 37-40 задержки , элементов ИЛИ 41 и 42, элемента 2И-ИЛИ 43, РЗ-триггера 44, формировател  45 импульсов, переклю чателей 46 и 47. Выходы коммутаторов подсоединены к адресным цеп м блока б хранени  произведений, в котором хран тс  произведени  чисел в двоичном коде. Всего хранитс  81 число. Числа зано с тс  заранее по адресам, соответст вующим значени м чисел в анализируе мых тетрадах. Произведение двух двоично-дес тичных чисел на выходе блока 6 вьщаетс  в двоичном коде семью двоичными разр дами, которыечерез входы элементов 2И-ИЛИ группы 5 соединены со входами сумматора 7. Разр дность сумматора 7 определ етс  максимёшьной разр дностью перемножаемых и преобразуемых чисел Регистры 8г10 служат дл  промежуточного хранени  результатов последовательного умножени  тетргад. Выход каждого i-ro разр да регистра 9 соединен со входами (i+l)го и (1+3)-го разр дов сумматора, что эквивалентно умножению числа на 10. На регистрах 8 и 9 хран тс  результаты умножени  и преобразовани  одной тетрады множител  на все значени  тетрад множимого. Далее Д1нформаци  дл  хранени  переписываетс  на регистр 10, а регистр 9 сбрасываетс  в нуль и начинаетс  преобразование произведений другой тетрады множител  на все остальные значени  тетрад множимого. Результат преобразовани  суммируетс  с ранее накопленным содержимым регистра 10 и вновь записываетс  на хранение в регистр 10. Суммирование осуществл етс  за счет поступлени  информации с выхода регистра 10 через вторые входы элементов 2И-ИЛИ группы 5 на входы сумматора 7. Блок управлени  (фиг.2) выраба;тывает последовательность команд, необходимых дл  выполнени  преобразовани  двоично-дес тичных чисел в двоичные, преобразовани  двоичнодес тичных чисел в двоичные с одновременным возведением преобразуемого числа в квадрат или умножением преобразуемого числа на любое число. Распределитель 29 импульсов -выполнен на п есчетной схеме с дешифратором на выходе. На вход распределител  29 импульсбв по входу 14 поступают импульсы, указывгиощие номер преобразуемой тетрады. Выходы 17 распределител  управл ют занесением информации в регистр 1 тетрады согласно ее номеру. После занесени  всех тетрад распределитель 29 вырабатывает сигнсш, который снимает запрет со входа элемента И-НЕ 30. Управление коммутаторами 2 и 3 осуществл етс  по цеп м 20 и 21 от выхода счетчиков 33 и 34. Счетчики 33 и 34 служат дл  задани  управ  ющих кодов коммутаторов 2 к 3. Выход формировател  45 импульсов через цепь 22 разрешает прохождение кодов через входы элементов 2И-ИЛИ группы 5. Выходной сигнал элемента 40 задержки через цепь. 26 разрешает прием кодов на регистр 10 от регистра 8 и через элемент ИЛИ 42 по цепи 27 сбрасывает в ну 1евое состо ние буферный регистр 9. В случае нулевого состо ни  счётчика 35 устанавливаетс  разрешающий потенциал на входе элемента И-НЕ 30, что разрешает прохождение информации от блока 6 хранени  произведений через входы элементов 2И-ИЛИ группы 5 и через , элемент НЕ 32 вырабатывает запрещающий потенциал на входе элемента И-НЕ 31. Импульсы тактовой частоты по входу 15 через третьи входы поступают либо на элемент И-НЕ 30, либо на элемент И-НЕ 31, на первый элемент ИЛИ 41, элементы 38 и 39 задержки , причем цепи 24 и 25 управл ют занесением информации на регистры8 и 9. Выход элемента И-НВ 31 соедин етс  с счетным входом счетчика 35, который служит дл  выравнивани  пор дков преобразуемых чисел , После занесени  информации по установочным входам от счетчика 34 производитс  досчет до нулевого состо ни  счётчика 35. Признаком нулевого состо ни   вл етс  наличие -сигнгша по цепи переноса счетчика. Элементы 37-40 задержки служат дл  согласовани  сигналов во времени. Установка пре;Образовател  в исходное состо ние осуществл етс  по входу 16.

Выходы 18 и 19 блока управлени  соединены с разрешающими входами элементов 2И-ИЛИ группы 4, выход 23блока управлени  соединен с разрешающим входом элементов 2И-ИЛИ группы 5, выход 28 соединен с входом установки в нуль -дополнительного регистра 10.

При выполнении преобразовани  двоично-дес тичных чисел в двоичные с одновременным возведением в квадрат преобразуемых чисел преобразователь работает следующим образом.

Переключатель 46 устанавливаетс  в такое положение (фиг.2), что в цепи 19 по вл етс  разрешающий потенциал .прохождени  информощии от регистра t тетрад через входы элементов 2И-ИЛИ группы 4 на вход коммутатора 3.

При считывании информации, наприtJfep с перфоленты, информаци  потетрадно поступает на вход 13, а синхроимпульсы - на каждую тетраду по входу 14. Синхроимпульсы запускают распределитель 29 импульсов (фиг.2) , который вырабатывает команды -(цепь 17) приема тетрад на регистр 1, После записи преобразуемого числа начинаетс  преобразование информации с одновременным возведением к квадрат . Умножение и. преобразование осуществл етс  со старших тетрад. Сначала значени  всех п тетрад (множимое ) умножаютс  на значени  старшей (п-й) тетрады (мнржитель); затем значени  всех п тетрад - на значение (ri-1) тетрады и т.д. до младшей тетрады включительно. Импульс тактовой частоты проходит через элемент И-НЕ 30 на счетный вход счетчика 33 и через элемент ИЛИ 41 и элементы 38и 39 задержки по цеп м 24 и 25 - на управл кйцие входы регистров 8 и 9. Счетчик 33 устанавливаетс  в нулевое состо ние. Нулевые коды со счетчиков 33 и 34 выбирают коды п-й тетрады множимого и множител , которые через коммутаторы 2 и 3 поступают на адресные цепи блока 6 хранени  произведений, с выхода которого в двоичном коде считываетс  значение старшей тетрады в квадрате и через входы элементов 2И-ИЛИ группы 5 поцтупает на входы

сумматора 7. На другие входь в исходном состо нии поступает нулева  информаци . Через врем  задержки, необходимой дл  получени  частичной суммы на выходе сумматора 7, производитс  запись значени  квадрата тетрады в двоичном коде в регистр 8, а затем в регистр 9. С каждого i-го выхода буферного регистра 9 информаци  поступает на входы (i+l)-ro и

0 (1+3)-го разр дов сумматора, что равносильно сдвигу на 2 и В разр дов в сторону старших разр дов. За Том происходит суммирование сдвинутых значений, что соответствует умножению на дес ть.

Следукндий тактовый импульс прибавит единицу к содержимому счетчика 33, что соответствует выбору (п-1)-й тетрады, а коммутатором - (З-п)-й тетрады. На выходе блока 6 хранени  .произведени  получим произведение в двоичном коде (п-1) на п-ю тетраду, которое суммируетс  со значени(ем

5 п-й тетрады в квадрате, умноженным на 10. По следукнцему тактовому импульсу выбираетс  (п-2)-  тетрада, значение которой умножаетс  на значение п-й тетрады и в двоичном коде суммируетс  со значени ми, по0 лученными на предыдущих этапах преобразовани , умноженньми на 10, и т.д., пока не произойдет преобразование с умножением старшей п-й тетрады на все г тетрад. Признаком

5 окончани  перемножени  и преобразовани  служит импульс переноса счетчика 33,. который добавл етс  к содержимому , счетчика 34, и полученный код по установочным входам заноситс 

0 в счетчик 35. При этом сигнал с дешифратора 36 нулевого состо ни  запрещает прохождение импульсов ..через элемент И-НЕ 30, запрещает прохождение сигналов от блока 6 на вход

С сумматора 7 и разрешает прохождение тактовых импульсов через элемент И-НЕ 31 и далее на управл кйцие входы регистров 8 и 9. В этом случае информаци , наход ца с  в регистрах 8 и 9, будет по каждому тактовому

импульсу умножатьс  на 10, что соответствует выравниванию пор дков, в зависимости от весэ цифры множител . Дл  множител  П-и тетрады выравнивание пор дков будет сортвет5 ствовать умножению на Ю (п-1) раз. Признаком окончани  умножени  на П-ю тетраду и преобразований в двоичный код  вл етр  по вление переноса на выходе счетчика 35, по которому

0 запускаетс  формирователь 45 импульсов , который разрешает прохождение информации с выхода регистра 10 через входы элементов 2И-ИЛИ группы . 5 на первые входы сумматора, а через

5 врем , определ емое элементом 40 задержки, произойдет перепись результата умножени  с преобразование в двоичный код с регистра 8 в регистр 10. Аналогичным образом производитс  умножение (п-1)-й тетрады на все П тетрад с преобразованием двоичнодес тичных чисел в двоичные и вырав ниванием пор дков , при этом получен ное число умножаетс  на 10 (п-2) ра После умножени  младшей тетрады на рее остальные в счетчик 34 будет записан код, состо щий из единиц, который заноситс  в счетчик 35, и по тактовому импульсу происходит запись окончательного результата в ре (Гистр 10, а импульс переноса с выхода счетчика 34 устанавливает R5триггер в единичное состо ние. На этом цикл преобразовани  с умножением заканчиваетс . Работа Преобразовател  при выполнении преобразовани  двоично-дес тич ного числа с одновременным умножение на любое число аналогична описанной но при этом переключатель 46 устанавливаетс  таким образом, что на выходе 18 блока 11 управлени  по вл етс  разрешающий потенциал, а на выходе 19 - запрещающий. Таким образом , на коммутатор 3 поступает второй сомножитель по входу 12 через

/

1575 .

BbiJiOd

Фиг.1 входы элементов 2И-ИЛИ группы 4. Информаци  может поступать от клавиатуры , запоминающего устройства ЭВМ и т.п. Работа при выполнении преобразовани  без умножени  аналогична описанной , но при этом переключатель 46 устанавливаетс  в положение, при котором вырабатываетс  потенциал, разрешающий прохождение сигнала от цепи переноса счетчика 33 через элемент 37 задержки на 5-вход RS-триггера 44. По цепи R на вход коммутатора 3 поступает код единицы. После преобразовани  RS-триггер устанавливаетс  в единичное состо ние, на этом преобразование заканчиваетс . Результат преобразовани  хранитс  в регистре 10 и вьедаетс  на выход. Применение новых элементов в совокупности , с новыми св з ми позволит производить преобразование информации с одновременным ее перемножением на другую функцию, возведение в квадрат , умноже1 е на посто нное число или производить только простое преобразование . Одновременно расшир ютс  функциональные возможности преобразовател , повышаетс  быстродействие устройства за счет совмещени  операций преобразовани  кода и умножени .

Ф(/й2

Claims (2)

1. ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОДЕСЯТИЧНОГО КОДА В ДВОИЧНЫЙ, содержащий регистр тетрад, сумматор, блок управления, основной регистр и буферный регистр, информационные входы которого срединены с выходами основного регистра, информационные входы которого соединены с выходами сумматора, первые Входы (i+D-гол и (i+3)-ro разрядов которого соединены с выходом i-ro разряда буферного регистра (i=l-h) , где (п+3) число разрядов выходного кода, вход регистра тетрад является информационным входом преобразователя, вход синхронизации, тактовый вход и вход сброса которого являются соответственно входом синхронизации, тактовым входом и входом сброса блока управления, первый, второй и третий выходы разрешения записи которого соединены соответственно с управляющими входами регистра тетрад, основного и. буферного регистров, вход сброса последнего соединён с первым выходом сброса блока управления, отлич аю,щи й с я тем, что, с целью расширения функциональных возможностей путем обеспечения преобразования с масштабированием и одновременным возведением в квадрат· и повышения быстродействия, в него введены первый и второй коммутаторы первая и вторая группы элементов 2И-ИЛИ, блок хранения произведений и дополнительный регистр, информационные входы которого соединены с выходами основного регистра, вход сброса соединен с вторым выходом сброса блока управления, четвертый выход разрешения записи которого соединен с управляющим уходом дополнительного регистра, выходы которого являются выходом преобразователя и соединены с первыми входами Элементов 2И-ИЛИ второй группы, вторые входы которых соединены с выходами блока хранения произведений, первый, и второй входы которого соединены соответственно с выходами первого § и второго коммутаторов, управляющие г входы которых соединены соответст- |Г 'венно с первым и вторым выходами управления умножением блока управ- |( Ленин, первый и второй выходы приз- I каков обратной связи которого соеди-. 2 йены соответственно с третьими и ' четвертыми вводами элементов 2И-ИЛИ второй группы, выходы которых соединены с вторыми входами сумматора, информационные входы второго коммутатора соединены с выходами элементов 2И-ИЛИ первой группы, первые входы которых соединены с масштабным входом преобразователя,, вторые входы соединены с выходами регистра тетрад и информационными входами первого коммутатора, а третьи и четвертые входы элементов 2И-ИЛИ первой группы соединены соответственно с первым и вторым выходами режима работы блока управления, вход логического чуля которого является входом логического нуля преобразователя.

2· Преобразователь по π. 1, отл и ч а ющ и й с_я тем, что блок управления содержит распределитель импульсов, первый и второй элементы И-НЕ, элемент НЕ, первый, второй и третий счетчики, дешифратор нулевого состояния, четыре элемента задержки, первый и второй элементы ИЛИ, элемент 2И-ИЛИ, RS-триггер, формирователь импульсов и первый и второй переключатели, входы которых соединены с входом логического нуля преобразователя, а нулевой и единичный выходы первого переключателя являются соответственно первым и вторым выходами (режима работы блока управления, вход синхронизации которого соединен с синхровходом распределителя импульсов, выход которого является первым выходом разрешения записи блока управления, вход сброса которого соединен с входом сброса распределителя импульсов, с входами сброса первого, второго и третьего счетчиков, R-входом RS-триггера; первым входом первого элемента ИЛИ и является вторым выходом сброса блока управления, первый выход сброса которого соединен с выходом первого элемента ИЛИ, второй вход которого соединен с выходом первого элемента задержки и является четвертым выходом разрешения записи блока управления, второй и третий выходы разрешения записи которого соединены соответственно с выходами последовательно соединенных второго и третьего элементов задержки, вход третьего элемента задержки соединен с выходом второго элемента ИЛИ, первый вход которого соединен с выходом первого элемента И-НЕ и со счетным входом первого счетчика, выход переполнения которого, соединен со счетным входом второго счетчика и через четвертый элемент задержки - с управляющим входом приема третьего счетчика и первым входом элемента 2И-ИЛИ, второй вход которого соединен с выходом второго переключателя, а третий и четвертый входы элемента 2И-ИЛИ соединен с выходом переполнения второго счетчика, разрядные выходы которого соединены с информационными входами третьего счетчика, (выход переполнения которого соединен |с входом первого элемента задержки и через формирователь импульсов с первым выходом обратной связи блока управления, второй выход обратной связи которого соединен с первым входом первого элемента И-НЕ и через элемент НЕ - с первым входом второго элемента И-НЕ, а также с выходом дешифратора нулевого состояния, входы которого соединены с разрядными выходами третьего счетчика, счетный вход которого соединен с вторым входом второго элемента ИЛИ и с выходом второго элемента И-НЕ, второй вход которого соединен с вторым входом первого элемента И-НЕ и с выходом RS-триггера, S -вход которого соединен с выходом элемента 2И-ИЛИ, третий вход первого элемента И-НЕ соединен с выходом запрета распределителя импульсов, а четвертый вход первого элемента И-НЕ соединен с третьим входом второго элемента И-НЕ и является тактовым входом блока управления, первый и второй выходы управления умножением которого соединены соответственно с разрядными выходами первого и второго счетчиков .