SU1270900A1 - Устройство дл преобразовани последовательного кода в код - Google Patents

Abstract

Изобретение относитс  к вычиспительной технике и быть использовано дл  преобразований кодов, измен ющих пор док следовани  разр дов . Изобретение позвол ет расширить функциональные возможности устройства за счет изменени  пор дка следовани  разр дов кода. Устройство содержит счетчик импульсов, блок оперативной пам ти, триггеру элементы ИСКПЮЧАНЩЕЕ ИЛИ. 1 ил.

Description

Изобретение относится к вычислительной технике и может быть использовано для преобразования кодов, изменяющих порядок.следования разрядов.

Целью изобретения является расширение функциональных возможностей устройства за счет изменения порядка следования разряда кода.

На чертеже представлена структурная схема устройства.

Устройство содержит счетчик 1 импульсов, блок 2 оперативной памяти, D-триггер. 3, элементы 4 ИСКЛЮЧАЮЩЕЕ ИЛИ, первый тактовый вход 5 устройства, второй тактовый вход 6 устройства, информационный вход 7 устройства, вход 8 сброса устройства, •информационный выход 9 устройства, управляющие выходы 10 устройства,

Устройство работает следующим образом.

Перед подачей преобразуемого кода на вход блока 2 оперативной памяти на счетчик 1 импульсов подается сигнал, приводящий его в нулевое состояние. В процессе преобразования синхронно с разрядами последовательного кода, поступающего на вход блока 2 оперативной записи, подаются импульсы на счетный вход счетчика 1 импульсов и вход записи блока 2 оперативной памяти с первого тактового входа 5 устройства, таким образом, что для каждой комбинации сигналов на выходах счетчика 1 импульсов, определяющей адрес ячейки памяти блока 2 оперативной памяти, сначала производится считывание содержимого соответствующей ячейки памяти, а затем запись нового значения в нее. В промежутках между тактовыми импульсами, поступающими на первый тактовый вход 5 устройства, на второй в тактовый вход 6 устройства подаются импульсы, обеспечивающие запоминание считываемой из ячейки информации в D-триггере 3, на время до следующего такта считывания.

В том случае, если необходимо изменить порядок следования всех разрядов, например 8-разрядного кода на обратный, выходы первых трех разрядов составляющих вторую группу счетчика импульсов подключаются к первым входам элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, вторые входы которых подключаются к выходу четвертого (старшего) разряда счетчика. В результате при нулевом значении четвертого разряда счетчика 1 импульсов адресация блока 2 оперативной памяти монотонно увеличивается, в то время, как при единичном 5 значении четвертого разряда счетчика 1 импульсов она монотонно убывает. Этим достигается то, что при считывании разрядов входного кода их порядок следования меняется на обрат10 ный.

В том случае, если к первой группе входов .отнесены выходы первого и второго разрядов счетчика 1 импульсов, которые подключаются к ад15 ресным входам блока 2 оперативной памяти непосредственно, а ко второй группе - выход третьего разряда устройство будет производить перестановку тетрад кодов, а последователь20 ность разрядов внутри тетрад не изменится ,

Производя различные разбиения выходов счетчика 1 импульсов на пер25 вую и вторую группы, можно получить различные варианты изменения следования разрядов входного кода.

Claims (1)

1. Изобретение относитс  к вычислительной те- хнике и может быть использовано дл  преобразовани  кодов, измен ющих по-р док. следовани  разр дов Целью изобретени   вл етс  расширение функциональных возможностей устройства за счет изменени  пор дка следовани  разр да кода. На чертеже представлена структур ,на  схема устройства. Устройство Содержит счетчик 1 импульсов , блок 2 оперативной пам ти, D-триггер. ,3, элементы 4 ИСКЛЮЧАЮЩЕЕ -ШИ, первый тактовый вход 5 устройства , второй тактовый вход 6 устройства , информационный вход 7 устройства , вход 8 сброса устройства, информационньй выход 9 устройства, управл ющие выходы 10 устройства. Устройство работает следующим образом. Перед подачей преобразуемого кода на вход блока 2 оперативной пам ти на счетчик 1 импульсов подаетс  сигнал, привод щий его в нулевое состо ние. В процессе преобразовани  синхронно с разр дами последовательного кода, поступающего на вход блока 2 оперативной записи, подаютс  импульсы на счетный вход счет чика 1 импульсов и вход записи блока 2 оперативной пам ти с первого тактового входа 5 устройства, таким образом, что дл  каходой комбинации сигналов на выходах счетчика 1 импульсов ., определ ющей адрес  чейки пам ти блока 2 оперативной пам ти, сначала производитс  считывание содержимого соответствующей  чейки па м ти, а затем запис ь нового значени  в нее. В промежутках между тактовыми импульсами, поступающими на первый тактовый вход 5 устройства, на второй в тактовый вход 6 устройства подаютс  импульсы, обеспечивающие запоминание считываемой из  чейки информации в D-триггере 3, на врем  д следующего такта считывани . В том случае, если необходимо из менить пор док следовани  всех разр дов , например 8-разр дного кода н обратньм, выходы первых трех разр дов составл ющих вторую группу счет чика импульсов подключаютс  к первы входам элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, вторые входы которых подключаютс  к выходу четвертого (старшего) разр д счетчика. В результате при нулевом 02 значении четвертого разр да счетчика 1 импульсов адресаци  блока 2 оперативной пам ти монотонно увеличиваетс , в то врем , как при единичном значении чегтвертого разр да счетчика 1 импульсов она монотонно убывает. Этим достигаетс  то, что при считывании разр дов входного кода их пор док следовани  мен етс  на обратный . В том случае, если к первой группе входов .отнесены выходы первого и второго разр дов счетчика 1 импульсов , которые подключаютс  к адресным входам блока 2 оперативной пам ти непосредственно, а ко второй группе - выход третьего разр да устройство будет производить перестановку тетрад кодов, а последовательность разр дов внутри тетрад не изменитс  , Производ  различные разбиени  выкодов счетчика 1 импульсов на первую и вторую группы, можно получить различные варианты изменени  следовани  разр дов входного кода. Формула изобретени  Устройство дл  преобразовани  последовательного кода в код, состо щее из счетчика импульсов, перва  группа выходов которого соединена с соответствующими адресными входами первой группы блока оперативной пам ти , информационный вход которого  вл етс  информационным входом устройства , вход записи объединен со счетным входом счетчика импульсов и подключен к первому тактовому входу устройства, отличающеес  тем, что, с целью расщирени  функциональных возможностей устройства за счет изменени  пор дка следовани  разр дов кода, в него введены элементы ИСКЛЮЧАЮЩЕЕ ИЛИ и D-триггер, выход которого  вл етс  информационным выходом устройства, вход подключен к вькоду блока оперативной пам ти , синхровход  вл етс  вторым тактовым входом устройства, выходы второй группы счетчика импульсов подключены к первым входам соответствующих элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, вторые входы которых объединены и подключены к выходу старшего разр да счетчиков импульсов, выходы злементов ИСКЛЮЧАЩЕЕ ИЛИ соединены с соответствующими адресными входами второй группы блока оперативной пам ти, выходы первой и второй групп и выход старшего разр да счетчика импульсов  вл ютс  соответствующими управл ющими выходами устройства, вход сброса счетчика  вл етс  входом сброса устройства .