SU1640827A1

SU1640827A1 - Устройство дл преобразовани последовательного кода

Info

Publication number: SU1640827A1
Application number: SU884457375A
Authority: SU
Inventors: Николай Николаевич Макаров; Михаил Яковлевич Эйнгорин
Priority date: 1988-07-07
Filing date: 1988-07-07
Publication date: 1991-04-07

Abstract

Изобретение относитс к автоматике и может быть использовано в устройствах дл преобразовани последовательных кодов, измен ющих пор док следовани разр дов Изобретение позвол ет путем замены одних разр дов последовательного кода другими расширить область применени устройства. Устройство содержит счетчик 1 импульсов , схему 2 сравнени , мультиплексор 3, блок 4 оперативной пам ти, триггер 5, элемент 6 запрета, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 7, формирователь 8 импульсов, содержащий элементы НЕ 15, элемент И 16 и элементы НЕ 17„ 2 ил„

Description

Фиг.1

10

15

20

Изобретение относитс к автоматике и вычислительной технике и может быть использовано в устройствах дл преобразовани последовательных ко- дов, измен ющих пор док следовани разр дов

Цель изобретени - расширение области применени устройства за счет замены одних разр дов последовательного кода другими.

На фиг0 1 представлена структурна схема устройства; на фигс 2 - временна диаграмма его работы,,

Устройство содержит (n-Н) -разр дный счетчик 1 импульсов, схему 2 сравнени , мультиплексор 3, блок 4 оперативной пам ти,триггер 5,элемент б запрета, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 7, формирователь 8 импульсов, информационный вход 9, первые установочные входы 10, тактовый вход 11, сбросовый вход 12$ вторые установочные входы t3 и выход 14 устройства

Формирователь 8 импульсов содержит 25 три элемента НЕ 15, элемент И 16 и три элемента НЕ 17 „ Элементы НЕ 15 инвертируют и задерживают тактовый импульс на врем Ј3 (фиг„2 г) , при этом на выходе элемента И 16 по вл етс импульс с длительностью Q (фиго 2д)„ Элементы НЕ 17 инвертируют и задерживают импульс с выхода элемента И 16 на врем Јп (фиг.2е). При использовании микросхем серии К-|55 формирователь вырабатывает ин версный. импульс длительностью 60-90 нс5 задержанный относительно переднего фронта тактового сигнала на 80- 120 не,40

На тактовый вход 11 поступают импульсы с периодом Т На вход 9 устройства поступает входной М-раэр дный код с частотой смены разр дов 1/Т0 Изменение разр дов кода должно проис- 45 ходить при паузе тактового сигнала на входе 11. На вход 12 подаетс стробирующий импульс произвольной длительности, размещенный на временной оси перед первым разр дом входного кода При непрерывной подаче на вход 9 последовательных N-разр д- ных кодов, где N 2п, стробирующий импульс на вход 12 достаточно подать один раз перед подачей первого кода На входы 10 поступает n-разр дный па раллельный код номера замен ющего разр да. Например, если в коде на место 5-го разр да нужно поставить 7-й

,35

50

10

15

20

25 с5 40

45 35

50

55

разр д, то на входы 10 нужно подать код 7, а на входы 13 - код 5,

Устройство работает следующим образом .

После включени на вход 12 подаетс импульсный сигнал, а на вход 9 - входной последовательный код„ Состо ние счетчика 1 начинает измен тьс по заднему фронту тактовых сигналов„ При единичном тактовом сигнале осуществл етс запись информации в блок 4 оперативной пам ти под действием импульсных инверсных сигналов с формировател 80 В паузе тактового сигнала производитс считывание информации из блока 4 в триггер 5 передним фронтом тактового сигнала (триггер 5 имеет динамический стробирующий вход). Цикл работы устройства , равный 2П-И тактам, делитс на два подцикла. В первом подцикле старший разр д счетчика 1 нулевой, а во втором единичный Блок 4 оперативной пам ти состоит из двух частей по 2 чеек пам ти в каждойс В первом подцикле запись осуществл етс во вторую половину блока 4, а во втором - в первую половину, так как в первом подцикле при действии сигнала записи на старший адресный вход блока 4 подаетс с элемента 7 единичный сигнал, а во втором подцикле - нулевой,, Младшие n-адресные входы блока 4 формируютс следующим образом .

Если сигнал на выходе элемента 6 нулевой, то через мультиплексор 3 пропускаетс двоичный измен ющийс код с выхода счетчика 1, если единичный - то двоичный код номера замен ющего разр да. Единичный сигнал на выходе элемента 6 по вл етс при нулевом тактовом сигнале и единичном сигнале на выходе схемы 2 сравнени , Таким образом, при записи последовательного кода в блок 4 сигнал на выходе элемента 6 всегда нулевой и поэтому запись осуществл етс в 2 чеек блока 4 последовательно, начина с младших адресов, T«et в первую чейку записываетс первый разр д , во вторую - второй и т.д. При считывании из блока 4 адрес или номер считываемого разр да определ етс сигналом на выходе схемы 2 сравнени о Еспи этот сигнал нулевой, то разр ды считываютс в том же пор дке , в каком они поступили на вход

устройства. Если сигнал на выходе схемы. 2 единичный, то считываетс разр д с номером, равным коду на входах 10.

В зависимости от того, какой выход схемы 2 сравнени используетс , могут наблюдатьс следующие три режима работы устройства. Пусть код D равен номеру замен ющего разр да, код А - коду на выходе счетчика 1, а код В - номеру замен емого разр да .

1.Единичный сигнал на выходе схемы 2 по вл етс при равенстве

А В. В этом случае все разр ды с. блока 4 считываютс в естественном пор дке (т.е. в таком же пор дке, в каком поступили на вход блока 4), кроме разр да с номером В, вместо которого считываетс разр д с номером D.

2.Единичный сигнал на выходе схемы 2 по вл етс при неравенстве: . В этом случае разр ды с 1-го по В-й считываютс в естественном пор дке, а разр ды с (В-М)-го по 2п-й замен ютс разр дом с номером Г

30 Единичный сигнал на выходе схемы 2 по вл етс при неравенстве В этом случае разр ды с 1-го по (.-1)-й замен ютс разр дом с номером D, а разр ды с В-го по 2 -и считываютс в естественном пор дке,

Схемы сравнени выполн ютс обычно с наличием всех описанных выше выходов (например, микросхема К 134 СА), однако на схеме фиг 1 указан только один выход, который определ етс выбранным режимом работы

Временные диаграммы (фиг„ 2) по сн ют работу устройства. На диаграмме фиг. 2а изображен тактовый сигнал на входе 11 устройства Счетчик 1 переключаетс от заднего фронта тактового сигнала (фиг, 26) с задержкой Ј, о Изменение адреса осуществл етс с задержкой относительно фронтов тактового сигнала (фиг., 2в) „ Врем определ етс временем срабатывани мультиплексора 3 и элемента 7. На диаграммах фиг 2г, д, е представлены сигналы, по сн юцие работу формировател 8„ На диаграмме фиг 2ж изображен сигнал на выходе блока 4 пам ти,, В течение времени Ј$ протекают переходные процессы, св занные

с изменением адреса блока пам ти. В течение времени &б осуществл етс считывание информации из блока пам ти о В течение времени С7 протекают переходные процессы, св занные с записью в блок пам ти новой информации. На диаграмме фиг„ 2з представлен сигнал на выходе триггера 50 Врем Ј равно времени переключени триггера.

5

0

5

0

5

0

5

Claims

Формула изобретени

Устройство дл преобразовани последовательного кода, содержащее счетчик, вход обнулени и счетный вход которого вл ютс соответственно входом обнулени и тактовым входом устройства, блок оперативной

0 пам ти, информационный вход которого вл етс информационным входом устройства , выход блока оперативной пам ти соединен с входом D-триггера, выход которого вл етс информацион5 ным выходом устройства, и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, отличающеес тем, что, с целью расширени области применени устройства путем обеспечени замены одних разр дов последовательного кода другими , в него введены формирователь, схема сравнени , элемент запрета и мультиплексор, перва группа входов которого вл етс первыми установочными входами устройства, а выходы соединены с адресными входами младших разр дов блока оперативной пам ти , первые входы схемы сравнени вл ютс вторыми установочными входами устройства, выходы разр дов счетчика, кроме выхода старшего разр да , соединены с соответствующими вторыми входами мультиплексора и схемы сравнени , вход формировател , первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, инверсный вход элемента запрета и синхровход D-триггера объединены и подключены к тактовому входу устройства , выход схемы сравнени соединен с пр мым входом элемента запрета , выход которого соединен с управл ющим входом мультиплексора, выход старшего разр да счетчика соединен с вторым входом элемента ИСКЛЮ- ЧАЮЦЕЕ ИЛИ, выход которого соединен с адресным входом старшего разр да блока оперативной пам ти, выход формировател соединен с управл ющим входом блока оперативной пам ти.

Фиг. 2