SU1374413A1 - Многоканальный программируемый генератор импульсов - Google Patents

Abstract

Изобретение может быть использовано в составе универсальных высокопроизводительных систем технической диагностики и способствует расширению функциональных возможностей устройства. Генератор импульсов содержит опорный генератор 1 и N каналов 4.-1,...,4.N формировани  импульсов , каждый из которых включает блоки 5 и 6 управлени  и пам ти, селектор 7 частоты и с четчик 8. Введение формировател  2 образцовой частоты N/2 триггеров 3.1,...,3.N/2, а также предложенное выполнение блока 5 управлени  обеспечивают взаимно независимое формирование периода импульсов в каждом канале 4.1,...,4.N и изменение значени  периода, длительности и задержки формируемых импульсов без прерывани  их генерировани . Кроме того, в устройстве расшир етс  динамический диапазон значений периода импульсных последовательностей при сохранении разр дности управл ющего слова. 2 з.п. ф-лы, 3 ил. о О)

Description

VI

4;ib

4

Изобретение относитс  к импульсной технике и может быть использовано как с составе универсальных выс:о- копроизводительных систем технической диагностики, автоматическсн о управлени  и контрол , так и автономно, в качестве таймера дл  вычислительных устройств, работающих в реальном масштабе времени, блока задани  и измерени  временных интервалов, устройства синхронизации и т.д.

Цель изобретени  - расширение функциональных возможностей многоканального программируемого генератора импульсов за счет обеспечени  взаимно независимого формировани  периода импульсов в каждом канале и изменени  значений периода, длительности и задержки формируемых в каждом канале импульсов без прерывани  их генерировани , а также расширение динамического диапазона значений периода импульсных последовательностей при со- рранении разр дности управл ющего слова.

На фиг. 1 представлена функциональна  схема многоканального программируемого генератора импульсов; на фиг. 2 - функциональна  схема бло ка управлени ; на фиг. 3 - временные диаграммы, по сн ющие работу блока управлени ;

Многоканальньй программируемьгй генератор импульсов содержит опорный генератор 1, выход которого подключен к входу формировател  2 образцовой частоты N/2 триггеров 3.1,.,., 3.N/2 и N каналов 4.1,...,4,N формировани  импульсов, каждый из которых содержит блок 5 управлени , блок 6 пам ти,селектор 7 частоты и счетчик 8 В каждом из N каналов 4.1,.,.,4.N синхровход 9 блока 5 управлени  соединен с выходом 10 переполнени  счетчика 8, С-вход которого соединен с входом записи адреса селектора 7 частоты и подключен к выходу 11 блока 5 управлени , выходы 12 и 13 которого соединены соответственно с входами записи и адреса блока 6 пам ти . Группы выходов 14 и 15 блока 6 пам ти соединены соответственно с информационными входами счетчика 8 и с соответствующими адресными входами селектора 7 частоты, подключенного выходом 16 к счетному входу счетчика В, выход переполнени  10 которого  вл етс  выходом 17 канала 4. Инфор10

15

20

25

13744132

мационные входы 18.1,...,18.Р селектора частоты 7 и синхровход 19 блока 5 управлени  каждого канала 4 соединены соответственно с выходами 20.1,...,20.Р формировател  2 образцовых частот и выходом 21 опорного генератора 1. Управл ющий вход 22 блока 5 управлени  соединен с соответствующими входами остальных каналов 4 и образует шину 23 управлени  генератора , шина 24 данных которого образована К лини ми, из которых в каждом канале первые К линий соединены с входами 25 данных блока 5 управлени , а Kj линий - с соответствующим входом данньк блока 6 пам ти. Выходы триггеров 3 . 1, .. .,3.N/2 образуют группу выходов 26.1,...,26.N/2 генератора, дополнительна  группа выходов 27.1,...,27.N которого образована выходами 17.1,...,17.N каналов 4.1,...,4.N причем выходы 17.(21-1) и 17.(21) подключены соответственно к S- и R-входам триггера 3.1, где 1 - от 1 до N/2. Цепи установки устройства в исходное состо ние не показаны.

Блок 5 управлени  (фиг.2) содержит цифровой компаратор 28, регистр 29, триггер 30, дешифратор 31, элемент 32 задержки, элемент ИЛИ 33, двоичньш R-разр дный счетчик 34, R-разр дный регистр 35 и регистр 36, элемент И 37, мультиплексоры 38 и 39 и шину О 40. При этом линии ВУ, СИП, Вывод, СИЛ и Сброс управл ющего входа 22 блока 5 управлени  образованы соответственно разрешающим входом цифрового компаратора 28, выходом триггера 30, первым разрешающим входом дешифратора 31, С- и R-входами регистра 29, информационный вход 41 которого соединен с выходом цифрового компаратора 28. Первые (п-1) линии входа данных 25 блока 5 управлени  соединены соответственно с первыми (п-1) информационными входами 42 .1,.. . ,42.(п-1) цифрового компаратора 28, каждый из (п-1) вторых информационных входов которого соединен с соответствующей линией шины 1. Второй информационньй вход регистра 29 соединен с п-й линией входа данных 25 блока 5 управлени . Син- хровходы 9 и 19 блока 5 управлени  образованы соответственно первым входом элемента И 37, подключенным к счетному входу счетчика 34, и. вторым входом элемента И 37, выход ко-30

35

40

45

50

55

-30

3137441

торого  вл етс  выходом 11 блока 5 управлени . Выход 12 блока 5 управлени  образован соединенными между собой выходом элемента задержки 32 и первым входом элемента ИЛИ 33, выход 43 которого соединен с С-входом триг- ,гера 30, инверсный R- и D-входы которого соединены соответственно с первым разрешающим входом дешифратора 31

и с линией 1, второй разрешающий 44 и информационный 45 входы которого соединены соответственно с первым и вторым выходами регистра 29. Выходы 46 и 47 дешифратора 31 соединены соответственно с входом элемента 32 задержки и вторым входом элемента ИЛИ 33, подключенным к соединенным между собой С-входом регистров 35 и 36. Выходы 48.1,...,48.(R-1) млад- ших разр дов счетчика 34 и выходы 49.1,...,49.(R-1) младших разр дов регистра 35 соединены соответственно с первой и второй группами информационных входов мультиплексора 38, адресный вход которого соединен с первым адресным входом мультиплексора 39 и подключен к выходу 46 дешифратора 31; R информационных входов регистра 35 и три информационных вхо да регистра 36 соединены соответственно с первыми (R+3) лини ми входа данных 25 блока 5 управлени . Выходы 50 - 52 регистра 36 соединены соответственно с Е-входом счетчика 34, вторым адресным и соединенными между собой третьим и. четвертым инвертирующим информационными входами мультиплексора 39, первый и второй информационные входы которого соединены с выходами старшего разр да соответственно счетчика 34 и регистра 35, R линий выхода 13 блока 5 управлени  образованы выходами мультипликаторов 38 и 39, а вход 25 данных блока 5 управлени  образован К лини ми,. .Устройство работает следующим образом.

В исходном состо нии (при включении питани , начале работы) триггеры 3.1,...,3.N/2, счетчик 8 каналов 4,1,...4.N, счетчики 31 и 32, регистры 29 и 30 блока 5 управлени  каждого из каналов 4,1,...,4.N обнулены

В каждом из N каналов 4 каждый из (п-1) вторых информационных вхо-

дов цифрового компаратора 28 соединен с соответствующей линией шины 1

;или О. Таким образом задаетс 

0 5 ,.

0

5

5

0

5

собственный номер i-ro канала в двоичном коде.

На выходе 21 опорного генератора 1 формируетс  последовательность импульсов с частотой f ;,„ , на выходах 20.1,...,20.I - последовательности тактовых импульсов с образцовыми

частотами f pg. и ,f os.j Д of.

При этом „„ К, f jf , ...K.,. .. Kp-fpjj, где К ,.. .К j коэффициенты делени  соответственно 1,..., ступеней формировател  2 образцовой частоты .

Работа генератора описываетс  на. примере одного из N каналов 4, так как остальные идентичны и работают независимо один от другого.

Выбор образцовой частоты, f g в канале 4.1 производитс  с помощью селектора 7 частоты, который подключает на свой выход 16 один из входов 18.1,...,18. в соответствии с кодом поддиапазона, поступающим на его вход адреса.

Счетчик 8 работает следующим образом .

На счетный вход двоичного счетчика , в котором записан код коэффициента делени  F, поступает последовательность импульсов с частотой foS Переполнение счетчика происходит че

рез врем  (F+1).

- о5

Если каждьш раз после переполнени  счетчика вновь записывать в него код F д прихода очередного тактового импульса , то на выходе переполнени  счетчика формируетс  последовательность импульсов с периодом .

Совместна  работа селектора 7 час-

тоты и счетчика 8 по описанному принципу обеспечиваетс  с помощью блока 5 управлени . Счетный импульс (выход 20.1, фиг. 3), по переднему фронту которого произошло переполнение счетчика 8, приводит к формированию высокого уровн  на выходе 10 последнего и соответственно на первом синхровходе 9 блока 5 управлени , в результате чего открываетс  элемент И 37, а также (при наличии на выходе 50 уровн  1) происходит увеличение адреса считьшани  блока 6 пам ти на единицу (выходы 48.1,..., 48.R). Очередной импульс на выходе 21 опорного генератора, поступающий на второй синхровход 19 блока 5 уп513744

р влени , проходит через элемент И 37 на выход 11 и производит запись кодов L и F, считанных из блока 6 пам ти по предварительно сформированному адресу соответственно в селектор 7 частоты и счетчик 8. При этом на выходе 10 устанавливаетс  нужный уровень , элемент И 37 закрьшаетс .

Работа канала 4 согласно приведен-ю ному описанию обеспечиваетс  в случае , если К 7, 2. Целесообразно прин ть „5., f оп/2.

Дл  обеспечени  плавного перекрыти  диапазона программировани  перио- да генерируемых импульсов должно выполн тьс  соотношение:

foe,, Ki+1.

-оБ. 1-1-1

К,2 , s- 1, , L-1,

.Возможны следующие режимы работы канала,

1.Формирование импульсов с посто нным периодом. В этом случае после каждого переполнени  счетчика 8 ин- крементаци  адреса считывани  не происходит (на выходе 50 находитс  уровень О) и поэтому в селектор 7 частоты и в счетчик 8 перезаписываютс  одни и те же значени  кодов L и F.

При этом на выходе 17 канала 4 фор- мируютс  импульсы с посто нным пе- риодом.

2.Динамическое изменение периода импульсов по заранее заданному -закону . В этом режиме после каждого переполнени  счетчика 8 происходит инкре- Ментаци  адреса считывани , в результате чего измен ютс  значени  кодов

L и F, перезаписываемые в селектор 7 частоты и в счетчик 8.

3.Программирование канала без пре рыва1ш  генерировани  импульсов. При этом в промежутках времени между моментами переполнени  счетчика 8 производитс  запись нового набора кодов L и F в сегмент пам ти блока 6 пам ;- ти, доступньш по записи,

В нужный момент времени режимы работы сегментов взаимно измен ютс  и происходит быстра  смена программы

Описанные режимы работы канала, а также прием информации от ЭВМ в программном режиме обеспечиваютс  блоком 5 управлени ,

Разделение адресного пространства на два сегмента, один из которых доступен по записи, а другой - по считыванию, заключаетс  в следующем.

7441

ю

25

30

35 40

- 45

. 50

55

36

Адрес  чейки пам ти блока 6 пам ти , определ етс  параллельным двоичным кодом а , а,...,ар, поступающим на вход адреса 13 блока 6 пам ти. Общий объем адресного пространства блока 6 пам ти, определ емый числом комбинаций значений всех разр дных коэффициентов а,,а2,.,.,а кода адреса

Если устанавливать значение О или 1) одного из разр дных коэффициентов (обозначим его а,-) независимо от остальных, то в адресном пространстве А выделитс  два непересекающихс  адресных подпространства (сегмента ) А объемом адресов каждое.

При формировании кода адреса считывани  независимо от кода адреса записи таким образом, что значени  а; в первом и втором кодах взаимно инверсны , один сегмент оказываетс  доступным в режиме записи, а другой - в режиме считывани . Изменение значени  aj на обратное измен ет режимы использовани  сегментов.

Блок 5 управлени  (фиг, 2) работает следующим образом. Передача данных, адресов и команд управлени  от ЭВМ в генератор осуществл етс  в два такта и заключаетс  в следующем , В первом такте ЭВМ передает на щину 23 управлени  и шину 24 данных устройства команды и адрес канала, которые поступают соответственно на управл ющие входы 22 блока 5 управлени  и соединенные между собой входы данных 25 блока 5 управлени  и блока 6 пам ти каждого канала,

В п-разр дном параллельном двоичном коде адреса канала, поступающем в первом такте от ЭВМ на вход 25 блока 5 управлени , (п-1) первых разр дов содержат код номера канала, а оставшийс  п-й разр д содержит код устройства (в адресованном канале), которому адресуютс  данные, передаваемые во втором такте. При значении п-го разр да, равном О, данные передаютс  блоку 6 пам ти и имеют смысл кодов L и F, в противном случае данные поступают в регистры 35 и 36 и имеют смысл адреса  чейки пам ти блока 6 пам ти и команды управлени . Во врем  первого такта (передаетс  адрес внешнего устройства) ЭВМ на линии ВУ управл ющего входа 22 блока 5 управлени  устанавливает высокий уровень, который разрешает

713

работу цифрового компаратора 28 в каждом канале 4. При этом происходит сравнение кода номера канала (первые (п-1) разр дов кода адреса внешнего устройства) с собственным номером канала , и в случае совпадени  указанных кодов в каком-либо канале 4 на выходе цифрового компаратора 28 данного канала по вл етс  уровень 1, который по переднему фронту сигнала СИА (см. фиг. 3) записываетс  в первый разр д первого регистра 29, во второй разр д которого записываетс  состо ние п-го разр да кода ад- реса внешнего устройства (входы 44 и 45, фиг. 3). Таким образом, выбранный канал 4.j устанавливаетс  в адресованное состо ние (на входе 4 высокий уровень).

Во втором такте (передаютс  данные ) на линии Вывод формируетс  высокий уровень, который разрешает работу дешифратора 31 в адресованном канале 4.J. При этом формируетс  iвысокий уровень на выходе 46 (при низком уровне на входе 45) или на выходе 47 (при высоком уровне на входе 45).

В первом случае импульс на выхо- де 46 переключает мультиплексоры 38 и 39 так, что на вькод 13 блока 5 управлени  подключаютс  выходы 49.1,...,49.(R-1) регистра 35, в котором хранитс  адрес записи блока 6 пам ти, и выход 49.R регистра 35 или инверсное значение выхода 51 регистра 36 (в зависимости от состо ни  его выхода 52). Кроме того, импульс на выходе 46 (фиг. 3) вызывает формирование на выходе элемента 32 задержки задержанного импульса, который поступает на второй выход 12 блока 5 -управлени  и производит запись параллельного двоичного кода (s первых разр дов которого  вл ютс  кодом F, а остальные log Е разр ды - кодом поддиапазона L) установленного на входе данньпс 25 в блоке 6 пам ти по адресу, который установлен на выходе 13 блока 5 управлени . Этот же задержанный импульс устанавливает триггер 30 в единичное состо ние, в результате чего на линии СИП устанавливаетс  высокий уровень.

На выходе 47 высокий уровень формируетс  при установке на входе 25 данных блока 5 управлени  параллель

0

5

о

5

0

138

ного (г+3)-разр дного кода, первые г разр дов которого содержат код номера  чейки блока 6 пам ти (адрес записи ) , в которую требуетс  записать коды L и F, а оставшиес  три разр да - код команды. При этом (г+1)-й разр д определ ет режим работы счетчика 34, соответственно О - хранение , 1 - инкремент адреса считывани  блока 6 пам ти при очередном переполнении счетчика 8; (г+2)-й разр д определ ет режим использовани  объема блока 6 пам ти соответственно О - односегментньш режим, 1 - два сегмента, доступные один по записи , другой по считыванию; (г+3)-и разр д определ ет режим работы сегментов .

При формировании высокого уровн  на выходе 47, происходит запись адреса блока 6 пам ти и кода команды в соответствующие регистры 35 и 36. Одновременно триггер 30 устанавливаетс  в единичное состо ние, в результате чего на линии СИП формируетс  высокий уровень.

При наличии низкого уровн  на выходе 46 (в том числе тот да, когда данный канал находитс  в неадресованном состо нии) мультиплексоры 38 и 39 переключены так, что на выход 13 блока 5 управлени  подключаютс  выходы 48.1,...,48.(R-1) счетчика 34, а также его выход 48.R или выход 52 регистра 36, в зависимости от уровн  сигнала на линии 51.

По окончании второго такта передачи данных от ЭВМ на линии Вьшод устанавливаетс  низкий уровень, в результате чего восстанавливаетс  низкий уровень на выходе 46 (или на выходе 47) и на линии СИП адресованного канала. После этого может быть установлен высокий уровень на линии Сброс управл ющего входа 22 блока 5 управлени . Таким образом регистр 29 устанавливаетс  в исходное состо ние и после восстановлени  низкого уровн  на линии Сброс генератор готов к приему информации от ЭВМ.

Claims (2)

1. Многоканальный программируемый генератор импульсов, содержащий опорный генератор, выход которого соединен с первыми входами N-каналов фор-.

9137441

мировани  импульсов, отличаюийс  тем, что, с целью расширени  функциональных возможностей, в него введены формирователь образцовой частоты и N/2 триггеров, при- чем выход генератора импульсов соединен с входом формировател  образцовой- частоты, выходы которого соединены с соответствующими вторыми вхо- п ами каналов формировани  импульсов, и R-входытриггеров соединены с выходами соответствующих каналов формировани  импульсов, третьи входы, ко-- торых соединены с шиной управлени , , а четвертые входы - с шиной данных.

2. Генератор по п.1,отличающийс  тем, что канал формировани  импульсов содержит блок управлени , блок пам ти, селектор час- 2Q тоты, счетчик, причем перва  группа выходов блока управлени  соединена с адресными входами блока пам ти, перва  группа выходов которого соединена с информационными входами счетчи- 25 ка, а втора  группа выходов - с адресными входами селектора частоты, выход которого соединен с тактовым входом счетчика, выход переполнени 

которого соединен с первым синхровхо30

ом блока управлени , второй выход которого соединен с входом записи блока пам ти, синхровход счетчика объединен с входом записи селектора частоты и соединен с третьим входом блока управлени , второй синхровход 35 которого  вл етс  первым входом канаа , информационные входы селектора частоты  вл ютс  вторым входом канала , входы данных блоков управлени  и пам ти  вл ютс  шиной данных канала,, а управл ющие входы блока управлени   вл ютс  шиной управлени  канала, выход переполнени  счетчика  вл етс 

выходом канала.

45

3, Генератор по п. 1, о т л и- чающийс  тем, что блок управлени  содержит цифровой компаратор , первый, второй, третий регистры, триггер,, дешифратор, элемент задержки , элемент ИЛИ, счетчик, элемент И, первьш, второй, мультиплексоры, шины О и 1, причем первый информационный вход первого регистра соединен с выходом цифрового компаратора, пер-55 ва  группа входов которого  вл етс  информационными входами блока управ

Q 5

0

5

5

5

310

лени , втора  группа входов цифрово- , го компаратора соединена с соответствующей линией шины 1, второй инфор- мационньш вход первого регистра соединен соответствующим образом с входом данных блока управлени , первьй и второй синхровходы которого образо- ваны соответственно первым входом элемента И, подключенным к счетному входу счетчика, и вторым входом элемента И, выход которого  вл етс  третьим выходом блока управлени , второй выход которого образован соединенными между собой выходом элемента задержки и первьт входом элемента ИЛИ, выход которого соединен с С-вхо- дом триггера, инверсный R- и D-входы которого соединены соответственно с первым разрешающим входом дешифратора , и потенциалом 1, второй разрешающий и информационный входы дешифратора соединены соответственно с первьм и вторым выходами первого регистра, а первый и второй выходы дешифратора соединены соответственно с входом элемента задержки и вторым входом элемента ИЛИ, подключенным к соединенным между собой С-входам второго и третьего регистров, выходы младших разр дов счетчика и второго регистра соединены соответственно с первой и второй группами входов пер-, вого мультиплексора, адресньй вход которого соединен с первым адресным входом второго мультиплексора и соединен с первым выходом дешифратора, информационные входы второго и третьего регистров соединены соответствующим образом с входом данных блока управлени , первый, в-торой и третий выходы третьего регистра соединены соответственно с входом разрешени  . счетчика, вторым адресным и соеди- ненными между собой третьим и четвертым инвертирующим входами второго мультиплексора, первый и второй информационные .входы которого соединены с выходами старших разр дов соот- ветственно счетчика и второго регистра , первьш выход блока управлени  образован выходами первого и второго мультиплексоров, вход разрешени  цифрового компаратора. С- и R-входы первого регистра, первый вход разрешени  дешифратора, выход триггера  вл ютс  управл ющими входами блока управлени .

(ры

Многаканольный apoifai tjfyfiinu te/f/xt/xcf uitnf/jrtcof