SU1583938A1 - Буферное запоминающее устройство - Google Patents

Буферное запоминающее устройство Download PDF

Info

Publication number
SU1583938A1
SU1583938A1 SU884498302A SU4498302A SU1583938A1 SU 1583938 A1 SU1583938 A1 SU 1583938A1 SU 884498302 A SU884498302 A SU 884498302A SU 4498302 A SU4498302 A SU 4498302A SU 1583938 A1 SU1583938 A1 SU 1583938A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
output
inputs
outputs
group
Prior art date
Application number
SU884498302A
Other languages
English (en)
Inventor
Борис Дмитриевич Вилесов
Раиса Кирилловна Ковалева
Original Assignee
Предприятие П/Я В-2969
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я В-2969 filed Critical Предприятие П/Я В-2969
Priority to SU884498302A priority Critical patent/SU1583938A1/ru
Application granted granted Critical
Publication of SU1583938A1 publication Critical patent/SU1583938A1/ru

Links

Landscapes

  • Communication Control (AREA)

Abstract

Изобретение относитс  к области цифровой вычислительной техники и может быть использовано в устройствах передачи данных. Целью изобретени   вл етс  расширение области применени  за счет адресации слов сообщени  и модификации адресов слов сообщени . Буферное запоминающее устройство содержит первый регистр 1, блок 3 управлени , первый накопитель 8, первую и вторую группы элементов И 9, 10, первый счетчик 18, дешифратор 19, второй накопитель 2, регистр 21. Введение в устройство семи мультиплексоров 5,6,7,11,12,16,17, двух регистров 15,20, группы 13 переключателей, блока 14 посто нной пам ти, триггера 4 позвол ет расширить область его применени  за счет совмещени  операций записи в первый (второй) накопитель и чтени  из второго (первого) накопител  и преобразовани  входного (логического) адреса цифровой информации приемника сообщений, в том числе повтор ющегос  в цикле передачи, в физический адрес цифровой информации приемника сообщений, работающего в реальном масштабе времени параллельно с темпом выдачи информации от источника сообщений, исключающего неизбежные потери времени на поиск информации, подлежащей передаче в приемник сообщений. 1 з.п.ф-лы, 3 ил.

Description

Изобретение относитс  к цифровой вычислительной технике и может быть использовано в устройствах передачи данных.
Целью изобретени   вл етс  расширение области применени  за счет возможности адресации слов сообщени  и модификации адресов повтор ющихс  слов сообщени .
На фиг,1 представлена блок-схема буферного запоминающего устройства; на фиг. 2 - блок-схема блока управлени ; на фиг. 3 - временна  диаграмма работы устройства.
Буферное запоминающее устройство (БЗУ) содержит (фиг. 1. ) первый регистр 1, второй накопитель 2, блок 3 управлени , первый триггер 4, третий 5, второй 6, четвертый 7 мультиплексоры , первый накопитель 8, первую 9 и вторую 10 группы элементов И, седьмой 11 и первый 12 мультиплексоры, группу 13 переключателей, блок 34 посто нной пам ти, четвертый регистр 15, шестой 16 и п тый 17 мультиплексоры , первый счетчик 18, дешифратор 19, третий 20 и второй 21 регистры, входы 22-28 блока управлени , выходы 29-37 блока управлени . Блок управлени  (фиг.2) содержит регистр 38 сдвига , третий 39 и второй 40 триггеры, элементы И 41-47, элементы ИЛИ 48-51, третий 52 и второй 53 счетчики, формирователь 54 импульсов.
БЗУ может использоватьс  дл  накоплени  и промежуточного хранени  сообщений, согласовыва  таким образом источник сообщений и приемник сообщений , имеющих различную временную синхронизацию . Слова сообщений на входе БЗУ должны иметь адрес и признак конца слова сообщени . Адресаци  слов сообщений и модификаци  адресов блока посто нной пам ти (БПП) позвол ет
0
5
0
5
0
5
0
5
наращивать пропускную способность БЗУ. В качестве БПП может использоватьс  любое программируемое ПЗУ, например 541 РТ2, 557 РТ6 и т.д., в качестве накопителей - любое ОЗУ достаточной емкости дл  запоминани  массива информации слов сообщений, например 537 РУ9, 641 РУЗ. Обработка информации производитс  циклами. Если в первом цикле запись производитс  в первый накопитель, а считывание идет с второго накопител , то по окончании цикла производитс  обмен накопител ми, во второй накопитель начинаетс  запись информации, с первого накопител  производитс  считывание записанной в предыдущем цикле информации.
Устройство работает следующим образом .
Двадцатичетырехразр дные слова сообщени , сопровождаемые синхроимпульсами ЗП, поступают последовательно от источника сообщений на входы регистра 1 (фиг.1). Блок 3 управлени  формирует из синхроимпульса ЗП сигнал УО дл  записи в регистр 1 слов сообщени  (на выходе 29).
Формат слов сообщени :
8 младших разр дов - адрес слова, 16 старших разр дов - информаци .
Восьмиразр дный адрес слова с регистра 1 через мультиплексор 12 поступает на адресные входы БПП 14. Синхроимпульс записи поступает также в блок 3 управлени . Сюда же поступает сигнал окончани  слова сообщени  ПКСС. В регистре 38 сдвига формируютс  управл ющие сигналы РЕ1... ...РЕ24 (фиг.З), которые управл ют работой БПП. По сигналу РЕЮ, поступающему из регистра 38 сдвига на элемент ИЛИ 51, формируетс  сигнал обращени  к БПП, поступающий на выход
37 блока 3 управлени  и на БПП 14. Происходит считывание информации из БПП 14 по адресу, поступившему с мультиплексора 12 через группу 13 переключателей. Если адрес слова сообщени  неповтор ющийс , то из БПП считываетс  адрес и через мультиплексоры 16, 7 или 16, 17 поступает на адресные входы накопител  8 или 2 в зависимости от значени  сигналов ВН, ВН (логическа  1 или логический О), поступающих на входы выборки разр дов мультиплексоров 7, 17 или с выходов 31 и 32 блока 3 управлени .
Информационна  часть слова сообщени  с регистра 1 через мультиплексор II и группу элементов И 9 и 10 поступает на вход того же накопител  8 или 2 (так как группы элементов И 9 и 10 стробируютс  также как мультиплексоры 7 и 17 сигналами ВН и ВН) и слово сообщени  записываетс , например, в накопитель 8 по адресу, установленному на адресных входах накопител  8, |при этом сигналы на входе выбора (кристалла (СЕ) накопител  8 и на входе управлени  записью-чтением WE-1 формируютс  в блоке управлени  с приходом сигнала ПКСС (Признак конца слова сообщени ). Сигнал WE формируетс  на элементе ИЛИ 49, сигнал СЕ - на элементе ИЛИ 48 (фиг.З).
Одновременно с приемом слов сообщени  и их записью в накопитель 8 из накопител  2 идет считывание информации . Адреса считывани  формируютс  счетчиком 18 и через мультиплексор 17 поступают на адресные входы накопител  2. Выбор накопител  по считыванию также определ етс  сигналами ВН . Подключение шин сигналов ВН и ВН обеспечивает выбор про- типоволожных накопителей дл  записи и считывани  слов сообщений. Счетчик 18 формирует адреса считывани  по сигналам СЧ, поступающим на вход БЗУ от приемника сообщений. Обращение к накопителю 2 по считыванию обеспечиваетс  формированием сигналов СЕ на элементе ИЛИ 48 по сигналу СЧ, поступающему на блок 3 управлени , и , так как при считывании отсутствуют сигналы СЧ1Т, ПКСС, хТР18РП на входе элемента ИЛИ 49, которые формируют сигнал WE (фиг.З). ЕСЛИ адрес сообщени , поступающий от регистра 1 через мультиплексор 12 на адресные входы БПП повтор ющийс ,
0
то с БПП считываетс  адрес фикси рованной  чейки ОЗУ (Аф. .). Аф. . записываетс  в регистр 15 и через мультиплексоры 16 и 7 поступает на адресные входы накопител  8 (куда производитс  запись). Выбор шин Аф. . мультиплексором 16 определено сигналом 18РП, считанным из БПП 14 и записанным в триггер 4 (сигнал ТР18РП). Повтор ющиес  адреса слов сообщений заранее известны, поэтому в этих адресах в БПП 14 прошит 18-й разр д. По Аф. . производитс  считывание
5 информации из накопител  8. Обращение к накопител м по считыванию обеспечиваетс  при этом формированием сигнала СЕ РЕ13-ТР18РП на элементах И 47 и ИЛИ 48 блока 3 управлени 
0 (фиг.З). Эта информаци   вл етс  адресом модификации БПП. Она поступает через мультиплексор 6 в регистр 20 адреса модификации. Мультиплексор 6 стробируетс  сигналом ВН, т.е. адрес
5 модификации считываетс  с того накопител  БЗУ, в который в данном цикле производитс  запись. Адрес модификации с регистра 20 поступает на мультиплексор 12 (выбор шин адреса моди0 фикации определено сигналом ТР18РП на входе установки разр дов мультиплексора 12). По адресу модификации и сигналу ОП, сформированному в блоке 3 управлени  на элементах И 45 и ИЛИ 51 по формуле ТР18РП, из БПП 14 считываетс  адрес накопител , в который должна записыватьс  информаци , сопровождаема  переменным адресом и новый адрес модификаQ ции БПП 14, сигнал 18РП сбрасываетс  с БПП 14.
Новый адрес модификации, записываемый в фиксированную  чейку ОЗУ, поступает г вторых выходов БПП 14 че5 рез мультиплексор 11 и группу элементов И 9 на информационные входы накопител  8. Так как на адресных входах накопител  8 стоит адрес фиксированной  чейки, то запись нового
(j адреса модификации производитс  в фиксированную  чейку. Сигналы СЕ и WE, по которым производитс  запись в накопители, формируютс  в блоке 3 управлени  на элементах И 46, ИЛИ 48 и 49 соответственно по формулам: WE PE16-TP18Pn, CE PE16vTP18Pn (фиг.З). Затем триггер восемнадцатого разр да фиксированной  чейки обнул етс  сигналом РЕ 22, поступающим
5
5
на триггер 4 с выхода 30 блока 3 управлени . Адрес накопител , в которы должна записыватьс  информаци , сопровождаема  повтор ющимс  адресом, поступает с первых выходов БГО1 через мультиплексоры 16 и 7 на адресные входы накопител  8, На информационные входы накопител  8 поступает слово сообщени  с регистра 1 через муль типлексор 11 и группу элементов И 9 и записываетс  по адресу, считанному из БПП 14, при этом сигнал WE формируетс  в блоке управлени  на элементе ИЛИ 49 по сигналу ПКСС, сигнал СЕ - на элементах ИЛИ 49 и 48 и соответствует сигналу ПКСС фиг.З .
С приходом второго слова сообщени  с тем же повтор ющимс  адресом цикл работы повтор етс . При -этом считываетс  из накопител  адрес модификации БПП 14, записанный при работе со словом сообщени  с первым повтор ющимс  адресом. По этому адресу считываетс  из БПП новый адрес моди- фикации БПП 14 и записываетс  в фиксированную  чейку накопител  8 и считываетс  новьй адрес записи в накопитель 8 второго слова сообщений. Последнее слово сообщений данного цикла содержит адрес,  вл ющийс  признаком конца цикла. По этому адресу в БПП 14 прошит 19-й разр д, поступающий на вход 27 блока 3 управлени . По нему формируютс  на элементах , ИЛИ 50, триггере 39 сигналы ВН и ВН по формуле РШ9-РЕ4, переключающие схемы, управл ющие работой накопителей, и сами накопители. Теперь запись слов сообщений прово- дитс  в накопитель 2, а считывание - из накопител  8. Если в источнике сообщений произошел необратимый сбой и в БЗУ не поступает последнее слово сообщени  с адресом,  вл ющимс  при- знаком конца цикла, то РП19 с БПП 14 не считываетс , сигнал РП19 РЕ4 в блоке управлени  не формируетс , а следовательно, не формируетс  и сигнал элементе ИЛИ 50 и сигна- лы ВН и ВН на триггере 39.
Счетчик 18 продолжает считать поступающие на блок управлени  сигналы СЧ. Период формировани  сигнала фиксации сообщени  (А2К) с выхода дешифратора 19 много больше периода нормальной работы БЗУ, когда период РШ9 РЕ4 равен А2 к. Поэтому, если источник сообщений работает без
Q
0 5 0 о .
5
сбоев, то Сигнал на выходе дешифратора не формируетс , так как счетчик 18 периодически обнул етс  сигналом РП19 РЕ4. Если в источнике сообщений произошел сбой, то при накоплении в счетчике 18 состо ни  А2ксрабатывает дешифратор 19, сигнал с дешифратора поступает на вход 22 блока 3 управлени , где на элементе ИЛИ 50 формируетс  сигнал МКСЗ и, соответственно, мен етс  пол р- с ность сигналов ВН и ВН, формируемых триггером 39, т.е. происходит считывание информации из того накопител , куда записывалась информаци  сбойного цикла.
Так как в фиксированных  чейках накопителей 8 и 2 в начале работы с БЗУ произвольна  информаци , а в конце цикла информаци , соответствующа  количеству поступивших на вход в цикле повтор ющихс  адресов, необходимо в начале каждого цикла восстанавливать фиксированные  чейки накопителей 8 и 2 (запись в фиксированные  чейки начальных адресов модификации БПП 14). С этой целью в блок 3 управлени  введны триггер 40, элемент И 41, счетчики 53 и 52. После формировани  сигнала МКСЗ запускаетс  триггер 40 и на элементе И 41 формируютс  сигналы ТРВ ЗП. Эти сигналы поступают на счетный вход счетчика 53. Сигналы со счетчика 53 запускают счетчик 52, который формирует адреса БПП 14. Адре1- са БПП 14 с выхода 33 блока 3 управ- лени  через группу 13 переключателей поступают на адресные входы БПП 14. Сигналы ОП формируютс  в блоке 3 управлени  на элементе ИЛИ 51 по сигналам со счетчика 53, поступающим на элемент ИЛИ 51 через элемент И 42. С БПП 14 считываютс  адреса фиксированных  чеек накопителей, поступающих через мультиплексоры 16, 7 и 17 на адресные входы накопителей 8 и 2, и начальные адреса модификации БПП 14, поступающие через мультиплексор 11 и блоки элементов И 9 и 10 на информационные входы накопителей 8 и 2. Производитс  запись начальных адресов модификации БПП 14 в фиксированные  чейки накопителей 8 и 2 (в каждом цикле в тот накопитель, в который производитс  запись слов сообщений от источника сообщений). . Сигналы, управл ющие записью в накопители WE и СЕ формируютс  на элемену15839
так И 42, ИЛИ 48 к 49 и равны (фиг,3). После восстановлени  всех фиксированных  чеек накопителей триггер 40 и счетчик 52 обнул ютс . Дл  этого в БПП 14 по окончанию восстановлени  прошиваетс  21-й разр д (конец восстановлени ), который поступает на вход 28 блока 3 управлени , а после умножени  на элементе И 44 с JQ сигналом регистра 38 (сигнал зависит от количества повтор ющихс  адресов на входе БЭУ) - на обнул ющие входы счетчика 53 и триггера 40.

Claims (2)

1. Буферное запоминающее устройство , содержащее первый и второй регистры , первую и вторую группы элементов И, два накопител , первый счетчик, дешифратор, блок управлени  первый, второй и третий выходы которого соединены соответственно с входом записи первого регистра, с вто- рыми входами элементов И первой группы и вторыми входами элементов И второй группы, выходы элементов И первой и второй групп соединены соответственно с информационными входами первого и второго накопителей, вход разрешени  записи блока управлени   вл етс  одноименным входом устройства , вход разрешени  чтени  блока управлени  соединен с выходом дешифратора , входы которого соединены с выходами первого счетчика, вход считывани  которого соединен с входом задани  режима блока управлени  и  вл етс  одноименным входом устройства , счетный вход первого счетчика соединен с четвертым выходом блока управлени , информационный вход первого регистра  вл етс  информацион
динены с выходами младших разр дов первого регистра, информационные в ды второй группы первого мультипле сора соединены с выходами третьего регистра, входы которого соединены выходами второго мультиплексора, информационные входы первой груп которого соединены с информационны входами первой группы третьего мул типлексора и информационными выход ми второго .накопител , информацион ные входы второй группы второго мупьтиплексора соединены с информа ционными входами второй группы тре тьего мультиплексора и информацион ными выходами первого накопител , адресные входы которого соединены с выходами четвертого мультиплексора , информационные входы первой гру пы которого соединены с вторыми ин формационными выходами счетчика и и формационными входами первой группы п того мультиплексора, информацион ные входы второй группы которого с динены с информационными входами второй группы четвертого мультипле сора и выходами шестого мультиплек сора, информационные входы первой группы которого соединены с первым информационными выходами блока посто нной пам ти и входами четверто регистра, выходы которого соединен с информационными входами второй группы шестого мультиплексора, упр л ющий вход которого.соединен с вы дом первого триггера, с управл ющи входами первого и седьмого мультиплексоров , с входом признака обращ ни  блока управлени , выходы старши разр дов первого регистра соединен с информационными входами первой группы седьмого мультиплексора, информационные входы второй груп
ным входом устройства, информационный 45 пы которого соединены с вторыми
выход второго регистра  вл етс  информационным выходом устройства, о т-  ичающеес  тем, что, с целью расширени  области применени  за счет возможности адресации слов сообщени  и модификации адресов повтор ющихс  слов сообщени , в него введены семь мультиплексоров, третий и четвертый регистры, первый триггер, блок посто нной пам ти, группа переключателей , первые информационные входы которых соединены с выходами первого мультиплексора, информационные входы первой группы которого сое50
55
информационными выходами блока посто нной пам ти, вход выборки котор го соединен с седьмым выходом блок управлени , вход синхронизации конц слов которого  вл етс  одноименным входом устройства, выходы седьмого мультиплексора соединены с первыми входами элементов И первой и второй групп, вход записи первого регистра соединен с управл ющим входом групп переключателей, вторые информационные входы которых соединены с выходами группы блока управлени , трети выход которого соединен с управл ющ
101
0
5
5
0
5
0
динены с выходами младших разр дов первого регистра, информационные входы второй группы первого мультиплексора соединены с выходами третьего регистра, входы которого соединены с выходами второго мультиплексора, информационные входы первой группы которого соединены с информационными входами первой группы третьего мультиплексора и информационными выходами второго .накопител , информационные входы второй группы второго мупьтиплексора соединены с информационными входами второй группы третьего мультиплексора и информационными выходами первого накопител , адресные входы которого соединены с выходами четвертого мультиплексора , информационные входы первой группы которого соединены с вторыми информационными выходами счетчика и информационными входами первой группы п того мультиплексора, информационные входы второй группы которого соединены с информационными входами второй группы четвертого мультиплексора и выходами шестого мультиплексора , информационные входы первой группы которого соединены с первыми информационными выходами блока посто нной пам ти и входами четвертого регистра, выходы которого соединены с информационными входами второй группы шестого мультиплексора, управл ющий вход которого.соединен с выходом первого триггера, с управл ющими входами первого и седьмого мультит плексоров, с входом признака обращени  блока управлени , выходы старших разр дов первого регистра соединены с информационными входами первой группы седьмого мультиплексора, информационные входы второй груп5 пы которого соединены с вторыми
0
5
информационными выходами блока посто нной пам ти, вход выборки которого соединен с седьмым выходом блока управлени , вход синхронизации конца слов которого  вл етс  одноименным входом устройства, выходы седьмого мультиплексора соединены с первыми входами элементов И первой и второй групп, вход записи первого регистра соединен с управл ющим входом группы переключателей, вторые информационные входы которых соединены с выходами группы блока управлени , третий выход которого соединен с управл ющим
входом п того мультиплексора, выходы которого соединены с адресными входами второго накопител , вход выборки которого соединен с одноименным входом первого накопител  и восьмым выходом блока управлени , дев тый выход которого соединен с входами задани  режима работы первого и второго накопителей , управл ющие входы второго, третьего и четвертого мультиплексоров объединены и соединены с вторым выходом блока управлени , выходы группы переключателей соединены с адресными входами блока посто нной пам ти, Первый управл ющий выход которого соединен с входом установки в 1 первого триггера, вход установки в О которого соединен с п тым выходом блока управлени , вход признака конца цикла которого соединен с вторым управл ющим выходом блока посто нной пам ти, третий управл ющий выход которого соединен с входом признака восстановлени  фиксированной  чейки блока управлени , выходы третьего мультиплексора соединены с входами второго регистра.
2. Устройство по п.отличающеес  тем, что блок управлени  содержит регистр сдвига, вход записи которого соединен с входом формировател  импульсов, первым входом первого элемента И и  вл етс  входом разрешени  записи блока управлени , второй вход первого элемента И соединен с выходом второго триггера , вход установки в 1 которого соединен со счетным входом третьего триггера, с выходом первого элемента ИЛИ и  вл етс  четвертым выходом блока управлени , первый вход первого элемента ИЛИ  вл етс  входом разрешени  чтени  блока управлени , второй вход первого элемента ИЛИ соединен с выходом второго элемента .И, первый вход которого соединен с выходом четвертого разр да регистра сдвига , вход установки нул  которого соединен с третьим входом четвертого элемента ИЛИ и  вл етс  входом син хронизации конца слов блока управлени , второй вход второго элемента И  вл етс  входом признака конца цикла блока управлени , выход двадцать чет
JQ 20
25
30
35
40
45
50
55
вертого разр да регистра сдвига соединен с первым входом третьего элемента И, второй вход которого  вл етс  входом признака восстановлени  фиксированной  чейки блока управлени , выход третьего элемента И соединен с входами установки в О второго триггера и второго счетчика, выходы которого  вл ютс  выходами группы блока управлени , счетный вход второго счетчика соединен с выходом третьего счетчика и первым входом седьмого элемента И, второй вход которого соединен с выходом формировател  импульсов и  вл етс  первым- выходом блока управлени , выход первого элемента И соединен со счетным входом третьего счетчика, выход двадцать второго разр да регистра сдвига  вл етс  п тым выходом блока управлени , пр мой и инверсный выходы третьего триггера  вл ютс  соответственно вторым и третьим выходами блока управлени , выход дес того разр да регистра сдвига соединен с первым входом второго элемента ИЛИ, третий вход которого соединен с выходом четвертого элемента И, первый вход которого соединен с первыми входами п того и шестого элементов И и  вл етс  входом признака обращени  блока управлени , выход седьмого элемента И соединен с вторыми входами второго и четвертого элементов ИЛИ, выход второго элемента ИЛИ  вл етс  седьмым выходом блока управлени , второй вход п того элемента И соединен с выходом шестнадцатого разр да регистра сдвига, выход тринадцатого разр да которого оединен с вторым входом шестого элемента И, выход которого соединен с первым входом третьего элемента ИЛИ, второй вход которого соединен, с выходом четвертого элемента ИЛИ и  вл етс  восьмым выходом блока управлени , третий вход третьего элемента ИЛИ Явл етс  входом задани  режима блока управлени , выход третьего элемента ИЛИ  вл етс  дев тым выходом блока управлени , выход п того элемента И соединен с первым входом четвертого элемента ИЛИ, второй вход четвертого элемента И соединен с выходом п тнадцатого разр да ре- гистра сдвига.
Фиг.2
«sii
« I
: ;
d -L.I.l
S
t
SU884498302A 1988-10-24 1988-10-24 Буферное запоминающее устройство SU1583938A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU884498302A SU1583938A1 (ru) 1988-10-24 1988-10-24 Буферное запоминающее устройство

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU884498302A SU1583938A1 (ru) 1988-10-24 1988-10-24 Буферное запоминающее устройство

Publications (1)

Publication Number Publication Date
SU1583938A1 true SU1583938A1 (ru) 1990-08-07

Family

ID=21405965

Family Applications (1)

Application Number Title Priority Date Filing Date
SU884498302A SU1583938A1 (ru) 1988-10-24 1988-10-24 Буферное запоминающее устройство

Country Status (1)

Country Link
SU (1) SU1583938A1 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР № 942139, кл. G 11 С 19/00, 1982. Авторское свидетельство СССР № 1096692, кл. G 11 С 19/00, 1984. *

Similar Documents

Publication Publication Date Title
JPS6257191A (ja) デイジタル信号遅延用回路装置
SU1583938A1 (ru) Буферное запоминающее устройство
GB1132284A (en) Memory for a coherent pulse doppler radar
SU1727213A1 (ru) Устройство управлени доступом к общему каналу св зи
SU1151942A1 (ru) Устройство дл ввода информации
SU743028A1 (ru) Буферное запоминающее устройство
RU2009617C1 (ru) Устройство тактовой синхронизации
SU1374413A1 (ru) Многоканальный программируемый генератор импульсов
SU1644149A1 (ru) Устройство дл обмена информацией
SU1104498A1 (ru) Устройство дл сопр жени
SU1705876A1 (ru) Устройство дл контрол блоков оперативной пам ти
SU1008793A1 (ru) Буферное запоминающее устройство
SU450233A1 (ru) Запоминающее устройство
SU1251185A1 (ru) Аналоговое запоминающее устройство
SU1388951A1 (ru) Буферное запоминающее устройство
SU720507A1 (ru) Буферное запоминающее устройство
SU961123A1 (ru) Дискретна лини задержки
SU592020A1 (ru) Устройство дл коммутации дискретных сообщений
SU1583980A1 (ru) Буферное запоминающее устройство
SU1600002A1 (ru) Устройство пам ти на кадр цифрового теливизионного изображени
SU1151960A1 (ru) Микропрограммное устройство управлени
SU1714612A1 (ru) Устройство дл обмена информацией
SU913448A1 (ru) Устройство для управления накопителем на запоминающих элементах с неразрушающим считыванием информации 1
SU492042A1 (ru) Устройство согласовани потока сжатых приоритетных сообщений с каналом св зи
SU1249583A1 (ru) Буферное запоминающее устройство