SU1008793A1 - Буферное запоминающее устройство - Google Patents

Description

Изобретение относитс  к зэпоминающим устройствам и может быть использовано в измерительных системах при сопр жении функциональных устройств, работающих с различными скорост ми преобразовани  и передачи информации, имеющей кадровую структуру.

Известно буферное запоминающее устройство, содержащее накопитель с шинами записи и считывани , счетчики адресов записи и считывани  1J.

Существенным недостатком указанного .устройства  вл етс  низка  надежность работы при асинхронном поступлении импульсов записи и считывани  на соответствующие счетчики от периферийных устройств передачи и приема сигналов.

Наиболее близким к предлагаемому  вл етс  буферное запоминающее устройство (БЗУ), содержащее накопитель , счетчики адресов записи и считывани , выходы которых через коммутатор подключены к накопителю, при этом первые и соединенные между собой вторые входы накопител  и коммутатора подключены к блоку управлени , соединенному с двум  входными, шинами. Кроме того, входы и выходы обоих счетчиков подключены к блоку управлени , два выхода которого соединены с выходными шинами, а к двум входным шинам подключен генератор импульсов 2.

Недостатком известного устройства  вл етс  узка  область применени , так как оно не может быть использовано дл  работы с информацией, имеющей кадровую структуру. Это объ сн етс  тем, что в этом устройстве запись и считывание сигналов с БЗУ осуществл етс  произвольно, без согласовани  входных и выходных информационных структур со схемой управлени  накопителем, а также тем, что используемый рабочий объем накопител  не св зан с числом кадровых структур сигналов, поступающих на БЗУ. В измерительных системах с временным разделением каналов используют , как правило, режим работы, при котором все периферийные коммутаторы синхронизированы одним внешним низкочастотным маркером. Считанна  с буферного запоминающего устройства информаци , поступающа  на один из каналов центрального приемного коммутатора, должна быть синхронизирована с информацией, поступающей

на другие входы э-того коммутатора; j Таким образом, источник информации на входе буферного запоминающего устройства имеет кадровую структу- ру. При этом маркеры кадров входной и выходной информации могут отличатьс  как по частоте, так и по фазе. Так как в известном устройстве нет прив зки маркера информационного кадра к адресу накопител  буферного запоминающего устройства как при записи , так и при считывании, невозможно правильно прин ть информацию, запомнить прин тую,информацию и передать 5 в центральный коммутатор.

Цель изобретени  - расширение области применени  устройства за счет возможности работы с кадровыми информационными структурами.

Поставленна  цель достигаетс  тем, что в буферное запоминающее устройство , содержащее накопитель, информационные входы и выходы которого  вл ютс  соответственно информационными входами и выходами устройства, один управл ющий вход накопител  подключен к выходу коммутатора, управл ющие .входы, которого подключены к соответствующим выходам блока управлени , другие управл ющие входы накопител  подключены к соответствующим выходам блока управлени , информационные входы коммутатора подключе-. ны к выходам первого и второго адресных счетчиков, дополнительно введены ключи, схемы сравнени , элементы И и триггеры, одни входы которых подключены к соответствующим выходам блока управлени , выходы первого и второго триггеров подключены к одним входам соответственно п рвого и второго элементов И, другие входы которых подключены к одним выходам соответственно первого и второго ключей, выходы первого и .второго , элементов И подключены к одним входам соответственно первого и второго адресных счетчиков, другие входы которых подключены к одним входам соответственно первого и второго триггеров и к другим выходам соответственно первого и второго ключей, одни входы первого и второго ключёи подключены к выходам соответственно первой и второй схемы сравнени , одни входы которых подключены к выxoдa il соотв.етственно первого и второго адресных счетчиков, другие входы схем сравнени  подключены к соответствущйм выходам блока управлени другие входы ключей подключены к со ответствующим входам блока управлени . На фиг. 1 представлена блок-схема буферного запоминающего устройства; на фиг. 2 - вариант выполнени  ключа; на фиг. 3 вариант выполнени  блока управлени ; на фиг. 4 -. временные диаграммы работы устройст ва. . Буферное запоминающее устройство содержит блок 1 управлени , адресные счетчики 2 и 3, коммутатор 4, накопитель 5 cxeNftji 6 и 7 сравнени , клю чи 8 и 9 триггеры 10 и 11, элементы И 12 и 13, вход 14 сигналов записи , вход 15 сигналов считывани , вход 16 первых тактовых импульсов, вход 17 вторых тактовых импульсов, вход 18 маркера записи, вход 19 маркера считывани , выходы 20-23 блока управлени , входы 2k и 25 ключа, выход 2б блока управлени , выходы 27 и 28 ключа, выходы 29 и 30 блока управ лёни . Ключ содержит триггеры 31 и. 32, .а также элементы НЕ 33 и 34. Блок управлени  содержит ключи триггеры , дифференцирующие цепи 43-49, элементы НЕ 50-53 и кроссировочное поле 54. Устройство работает следующим об разом. . На входы 14-17 блока 1 управлени поступают асинхронно соответствующие сигналы записи ЗП и считывани  СЧ (диаграмма 14 и 15, фиг. 4), импульсные последовательности ТИ1 и ТИ2 (ТИ1 ТИ2) записи и считывани , разнесенные во времени (диаграммы 16 и 17, фиг. 4), на входы 18 и 191 - маркерьр кадров записи М и считывани  Мс информационных сигналов (диаграммы 18 и 19, фиг. 3). На выходных шинах 20 и 21 блока 1. управ ени  формируютс  соответствую щие сигналы У1 и У2 (диаграммы20 и 21, фиг. 4.). При выполнении соотношений , и в течение длительности сигналов ЗП и СЧ при любых фазовых соотношени х между ни ми можно выделить один целый импульс записи У1 и один целый импуль считывани  У2, разнесенные во времени . Поступа  на коммутатор 4, эти сигналы подключают код с выхода счетчика 2 адреса записи или счет tftiKa 3 адреса считывани  на адресные входы накопител  5- Из импульсов У1 и У2 на выходах 22, 25 и 26 блока 1 управлени  соответственно формируютс  узкие стробы записи УЗ (диаграмма 22, фиг. 3) и по задним . фронтам - тактовые импульсы У4 и У5 (диаграммы 25 и 2б фиг. k). Кроме того, на выходах 29 и 30 блока 1 управлени  формируютс  маркеры Ml и М2 (диаграммы 29 и 30, фиг. 4) по задним фронтам тактовых импульсов yk и У 5 ..по вл ющихс  первыми после Мз и MC соответственно. В исходном состо нии счетчики 2 и 3 и триггеры 10 и 11 наход тс  в нулевом состо НИИ , а на выходах схем 6 и 7 сравнени  ,- низкий потенциал. Тактовые импульсы yk, поступающие на ключ 8, проход т с выхода.27 на вход элемента И 12, но так как на его втором входе запрещающий низкий потенциал, то на счетный вход счетчика 2. адреса записи они не поступают. Первый пришедший с выхода 29 блока 1 управлени  импульс У1 устанавли- ет триггер 10 в единичное состо ние и разрешает прохождение тактовых импульсов У4 через элемент И 12 на счетный вход счетчика 2 адреса записи. Код с выхода четчика 2 сравниваетс  на схеме 6 сравнени  с заданным в блоке управлени  двоичным кодом (например, cфopмиpoвaннo o с помощью ПЗУ), который соответствует нескольким целым кадрам информации в битах. В момент совпадени  кодов на выходе схемы 6 сравнени  по вл етс  высокий потенциал, который переключает следующие тактовые импульсы У4 на установку счетчика 2 адреса записи и триггера 10 в исходное положение. При этом на втором входе элемента И 12 и на выходе схемы 6 сравнени  установитс  низкий потенциал, и тактовые импульсы У4 вновь поступ т на счетный вход счетчика 2 адреса записи после прихода на установочный вход триггера 10 первого импульса Ml. Далее работа счетчика 2 адреса записи повтор етс . Таким образом, маркер кадра записи М1 синхронизирует работу счетчика 2 адреса записи. Аналогичным образом счетчик 3 адреса считывани  синхронизируетс  маркером М2, поступающим с выхода 30 блока 1 уп|3авлени  на установочный вход триггера 11. Тактовые импульсы считывани  У5 с выхода 2б блока 1 управлени  поступают на вход ключа 9, управл емый по входу 2 сигналом с выхода схемы 7 сравнени  После прихода на триггер 11 маркере М2 тактовые импульсы с выхода 27 ключа 9 проход т через элемент И 13 на счетный вход счетчика 3 адреса считывани , выходной код которого сравниваетс  с заданным в блоке 1 управлени  (выход 23) на схеме 7 сравнени . После совпадени  кодов следующий тактовый импульс считывани  У5 устанавливает счетчик 3 .адре са считывани  и триггер 11 в исходное положение, а пришедший за ним импульс М2 вновь разрешает прохождение тактовых импульсов У5 на счет ный вход счетчика 3 адреса считывани  и так далее. Оба счетчика, и адреса записи и адреса считывани , работают в цикли ческом режиме. На любом цикле всегда сохран етс  соответствие между адресом накопител  и номером слова кадра информации. Так, всегда по ne вому адресу накопител   записываетс  и считываетс  первое слово, по второму - второе и т.д. Это означает, что на выходе буферного запоминающего устройства сохран ютс  входные фазовые соотношени  между информационным кадром и низкочастотным маркером. В качестве ключей 8 и 9 использу ютс  устройства, функционально пред ставл ющие собой переключатель с са моблокировкой. Оба ключа 8 и 9 работают одинаково. В качестве примера рассмотрим работу ключа 9 управл ющего счетчика 3 адресов считывани . На вход 26 ключа 9 поступает импульсна  последовательность У5. Пока на входе 2 ключа, а следователь но, и на входе сброса триггера 31 держитс  низкий потенциал, на его инверсном выходе - высокий потенциал До прихода импульса на вход 2б ключа на пр мом выходе 31 и инверсном выходе 32 тригге()ов высокие потенци лы, и вентиль первого триггера 31 о крыт дл  прохождени  тактовых импульсов У5, а вентиль второго триггера 32 - закрыт. Пока на входе 2Ц ключа 9 низкий потенциал, все импульсы У5 проход т через вентиль триггера 31 и элемент НЕ 33 на выход 27 ключа 9, а следовательно, и 93 . « hfa вход элемента И 13 (диаграмма 27, фиг. 4). ,При поступлении на счетный -ВХОД адресного счетчика 3 предпоследнего импульса У5 на входах схемы 7 сравнени  устанавливаютс  одинаковые коды, а на выходе по вл етс  высокий потенциал (диаграмма 24, фиг. 4). Поступающий на вход переключател  последний импульс У5 .проходит через открытый вентиль триггера 32 и элемент НЕ З на выход 28 (диаграмма 28, фиг. ) ключа 9 сбрасывает cчeтчиJ 3 адреса считывани , а на выходе схемы 7 сравнени  устанавливаетс  низкийТютенциал. Блокуправлени  работает следую1ЦЙМ образом. В исходном состо нии триггер 39 находитс  в единичном положении, при этом импульсы последовательности ТИ (диаграмма 16, фиг. 4), поступающие на вход 25 ключа 35, не проход т на выход 27, так как на его управл ющем входе 2 высокий потенциал . При поступлении на вход Т блока управлени  сигнала записи ЗП (диаграмма 1, фиг. Ц) происходит дифференцирование переднего фронта ЗП (положительного) на дифференцирующей цепи 43. Этот импульс переводит триггер 39 в нулевое положение, на входе 2k ключа 35 по вл етс  низкий потенциал, и первый после этого приход щий импульс последовательности ТИ1 проходит на выход 27 ключа 35. устанавливает триггер 39 в исходное единичное состо ние и проходит на выход 20 блока управлени  (диаграмма 20, фиг. h). Таким образом, на выходе 20 блока управлени  формируютс  импульсы У1 с частотой сигнала записи ЗП и фазой импульсов ТИ1. На дифференцирующей цепи kk из импульсов У1 формируютс  узкие импульсы УЗ (диаграмма 22, фиг. 4), поступающие на выход 22 блока 1 управлени , а на инверторе 50 и дифференцирующей.цепи kS по заднему фронту импульсов У1 формируютс  импульсы У (диаграмма 25, фиг. k). Поступа  на выход 25 блока 1 управлени , импульсы У подаютс  также на вход 25 ключа Зб, выход 27 которого соединен с входом триггера 0, На вход триггера kO подаютс  импульсы f1 (диаграмма 18, фиг. 4) . 8 исходном состо нии ,до прихода импульса М,з триггер kO находитс  в единичнрм положении, а следовательно , на входе 2k ключа Зб высо710087 кий потенциал и импульсы У не проход т .на выход 27 ключа 36. В момент прихода импульса .М триггер 0 переводитс  в нулевое положение , на входе 24 ключа Зб установит- s с  низкий потенциал и первый пришедщий на клич 36 импульс У пройдет на выход 27- и возвратит триггер 0 в исходное единичное положение, а на управл ющем входе 2А ключа 36 ус- ю танрвитс -высокий потенциал, запрещающий прохождение импульсов У на выход 27. Таким образом, йа выходе 27 ключа 36 по вл ютс  импульсы с частотой последовательности Мз, сов- 15 падающие по фазе с импульсами У, а позаднему фронту этих импульсов на элементе НЕ 51 и дифференцирующей цепи 46 формируютс  импульсы Ml . (диаграмма 29, фиг. 4), поступакмцие м на выход 29 блока 1 управлени . Аналогичным образом по сигналам /AMOJIV I ПМП011-1 wx|.. - . .- -- считывани  СЧ, ТИ2 и Мс (диаграммы 15i 3 .8 17 и 19, Фиг. 4) на ключах 37 и 38, триггерах tl и , дифференцирующих цеп х kJ-kS и элементах НЕ 52-53 формируютс  сигналы У2, У5 и М2 (диаграммы 21, 26 и 30, фиг,Ч) , поступающие на соответствующие выходы 21, 26 и 30 блока 1 управлени , На выход 23 блока управлени , rfepleдаетс  параллельный двоичный код. в общем виде он может мен тьс  по командам с программно-временного УСТ| )ойства, хранитс  в ПЗУ и считыватьс  в регистр. В частном случае, нЗйболее просто реализуемом, код может устанавливатьс  с покющью кроссировани  перемычек на кроссировочном попе 5. Как следует из описани  работы устройства, оно позвол ет опериройать с информацией, имеющей кадэовую структуру без фазовых искажений , расшир ет область применени  ,,,,,. у ,... ,, буферного запоминающего устройства.

(риег

/ff

/ У/

У5

ЗП

j /7

2

/5 f

Л

Me

( / /Гросс

I поле .

L

фиг.д

f W/

/Р

26 45

Ц-И

Jff М2

bZ3

Claims (1)

1. БУФЕРНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее накопитель, информационные входы и выходы которого являются соответственно информационными входами и выходами устройства, один управляющий вход накопителя подключен к выходу коммутатора, управляющие входы которого подключены к соответствующим выходам блока управления, другие управляющие входы накопителя подключены к соответствующим выходам блока управления, информационные входы коммутатора подключены к выходам первого и второго адресных счетчиков, о тли.чающееся тем, что, с целью расширения области применения за счет работы с информацией, представленной кадровыми структурами, оно ’ содержит ключи, элементы сравнения, <элементы И и триггеры, одни входы которых подключены к соответствующим выходам блока управления', выхо-Зды первого и второго триггеров подключены к одним входам соответственно первого и второго элементов И, другие входы которых подключены к одним выходам соответственно первого и второго ключей, выходы первого и второго элементов И подключены к одним входам соответственно первого и второго адресных,счетчиков, другие входы которых подключены к одним входам соответственно первого и второго триггеров и к другим выходам Соответственно первого и второго ключей,, одни входы первого и второго ключей подключены к выходам соответственно первого и второго элементов сравнения, одни входы которых подключены к выходам соответственно первого и второго адресных счетчиков, другие входы элементов сравнения подключены к соответствующим выходам блока управления, другие входы ключей подключены к соответствующим входам блока управления.

   Г 1008793 2