SU1394451A1

SU1394451A1 - Устройство дл регистрации дискретных сигналов

Info

Publication number: SU1394451A1
Application number: SU864150047A
Authority: SU
Inventors: Анатолий Федорович Зименов; Иван Иванович Колесник; Виктор Владимирович Сударев; Владимир Ильич Карпов; Михаил Дмитриевич Рубанов; Николай Васильевич Каралкин
Original assignee: Войсковая Часть 25871; Предприятие П/Я А-7203
Priority date: 1986-11-24
Filing date: 1986-11-24
Publication date: 1988-05-07

Abstract

Изобретение относитс к технике электросв зи. Цель изобретени - повышение помехозащищенности.Устр-во содержит входной триггер 1,элементы И 2 и 3, счетчики 4 и 5, каждый из которых состоит из п триггеров 4,-4f,, элемента И и элемента ИЛИ , блоки 6 и 7 пам ти, выходной триггер 8. Дл достижени цели .-в устр-во введены два триггера 9 и 12, два блока ключей 13 и 14 и последовательно соединенные реверсивный счетчик 10 и делитель 11 частоты. Случай, когда работают только первые разр ды счетчиков 4 и 5, вл етс реализацией метода стробировани . Случай, когда работают все разр да счетчиков 4 и 5, вл етс реализацией дискретного интегрального метода. 1 з,п.ф-лы, 1 ИЛоо «

Description

00

со

4

4;

О

Изобретение относитс к технике электрсзсв зи и может использоватьс дл регистрации элементарных посылок при обмене телеграфной информацией или данными. ,

Цель изобретени - повышение помехозащищенности

На чертеже представлена структурна электрическа х схема предлагаемо- го устройства

Устройство дл регистрации дискретных сигналов содержит входной триггер 1, первый 2 и второй 3 элементы , первый 4 и второй 5 счетчики, каждый из которых состоит из п

и эле

геров 4.1-4оП,элемента И 4, мента ИЛИ 4..2 , первый 6 и второй 7 блоки пам ти, выходной триггер 8, первый триггер 9э реверсивный счетчик 10, делитель 11 ч,астоты, второй триггер 12, первый 13 и ёторой 14 блоки ключей, каждый из которых состоит из п элементов И 13.1 - 13,п.

Устройство работает следующим образом.

При поступлении на вход устройства сигналов входной триггер 1 и первый триггер 9 мен ют свое у состо ние в зависимости от пол рности сигнала. Если на длине элементарной посылки не по вл етс второго фронта что свидетельствует об отсутствии дроблени , то первый триггер 9 под действием фазирукщего сигнала, посту- пагадего на его второй вход, устанавливаетс в нулевое состо ние Если на длине элементарной посылки несколко положительных фронтов, что свидетельствует о наличии дроблений, то на выходе первого триггера 9 по вл ет с соответствующее количество импульсов , поступающих на первый вход реверсивного счетчика 10 В результате единица ,- записанна в реверсивный счет- чик 10, продвигаетс в пр мом направлении на соответствующее количество тактов. На второй вход реверсивного счетчика 10 поступают импульсы с выхода делител 1 частоты и продвигаю единицу в обратном направлении.

В зависимости от величины дроблений элементарных посылок на одном из клходов реверсивного сЧетчика 10 по вл етс сигнал. При этом на перво или втором шлходе входного триггера 1 по вл етс сигнал, который поступает на первый вход первого элемента И 2 или первый вход второго элемента

10

15

20

25

30

35

40 д

0

5

И 3 и разрешает прохождение управ- , л нхцей частоты через вторые входы этих элементов И 2 и 3 на их выходы.

При поступлении положительной элементарной посылки на вход устройства входной триггер 1 и первый триггер 9 срабатывают и устанавливаютс в единичное состо ние Если дроблени эле мен т ар ных по сыло к отсутствуют, т.е. имеют место лишь краевые искажени , тогда через определенный промежуток времени на первом выходе реверсивного счетчика 10 по вл етс сигнал, который поступает на первый вход второго триггера 12 и устанавливает его в нулевое состо ние. В результате на его выходе, а следовательно, и на вторых входах первого 13 и второго 14 блоков ключей сигнал отсутствует и элементы И 13.1 ЗоП первого 13 / и второго 14 блоков ключей закрыты Управл ющий сигнал с выхода первого элемента И 2 поступает через вход (п+2) первого счетчика 4 на вход триггера 4.1, который срабатьгеает и устанавливаетс в единичное состо ние Сигнал с выхода триггера 4.1 поступает на первый вход элемента И 4.. 5 на второй вход которого поступает разрешающий сигнал с инверсного второго выхода триггера 4.и, поскольку триггеры 4.2 - 4,п наход тс в нулевом состо нии, так как элементы И первого блока ключей закрыты и управл юща частота с его первого входа на выходы 1-п не поступает Б результате этого с выхода элемента И 4.f,.i первого счетчика 4 через первый вход элемента ИЛИ 4.+ сигнал поступает на первый вход первого блока 6 пам ти, с которого оче- .редным фазирующим сигналом считываетс на первый вход выходного триггера 8 и переводит его в единичное состо ние , что соответствует регистрации положительной посылки

При поступлении отрицательной посылки входной триггер 1 устанавли- ваетс в нулевое состо ние. На его втором выходе по вл етс сигнал, который разрешает прохождение управл ющей частоты через второй элемент ИЗ, Сигнал на первом выходе входного триггера 1 пропадает и запрещает прохождение управл ющей частоты через первый элемент И 2 о В этом слзгчае аналогичным образом работают первый разр д второго счетчика 5 и второй

блок 7 пам ти, вследствие чего выходной триггер 8 регистрирует отрицателную посылку.

Случай, когда работают только

первые разр ды первого 4 и второго 5 счетчиков, вл етс реализацией метода стробировани

При наличии соответствующей величины дроблений элементарных посылок на выходе первого триггера 9 по вл ютс сигналы, которые продвигают единицу в реверсивном счетчике 10 в пр мом направлении, и на его втором выходе по вл етс сигнал, который

устанавливает второй триггер 12 в единичное состо ние. Вследствие этого открываютс элементы И 13о1- 13,п первого 13 и второго 14 блоков ключей, пропуска управл ющую часто- ту на соответствуклцие входы первого А или второго 5 счетчиков в зависимости от пол рности посылки При приеме положительной посылки управл ющие сигналы через первый элемент И 2 поступают на первый вход первого блока 13 ключей и далее через вторые входы элементов И - 13оП на вторые (счетные) входы триггеров 4.2- 4„п, продвига в них единицу, за-

писанную в триггер 4.1 С первого выхода триггера 4.п через второй вход элемента ИЛИ 4. сигнал записываетс в первый блок 6 пам ти, с выхода которого очередным фазирую- щим сигналом он записываетс в выходной триггер 8, который регистрирует положительную посылку. Одновременно фазирующий сигнал поступает на третьи входы триггеров 4,2-4.п

и второй вход первого триггера 9, устанавлива их в нулевое состо ние.

При поступлении на вход устройст- ства отрицательной посылки на втором-выходе входного триггера 1 по в- л етс сигналу который поступает на первый вход второго элемента ИЗ,. Теперь управл ющие сигналы через его вход поступают на первый вход второго блока 14 ключей и вход (п+2) второ- го счетчика 5 , работ а которых аналогична работе первого блока 13 ключей и первого счетчика 4 Принимаема посылка через второй блок 7 пам ти поступает на выходной триггер 8, который регистрирует отрицательную посылку,

В случае искажени элементарной посылки дроблени ми в работе участвуют и первый 4 и второй 5 счетчики

При Этом регистрируетс положительна и отрицательна посылки в зави- симости от того, в каком состо нии продолжительнее находилс входной триггер 1 на длине элементарной посылки . Дл этого управл юща частота выбираетс такой, что к моменту прихода фазирующего сигнала один из счетчиков 4 или 5 заканчивает свою работу и в его последний разр д записываетс единица, котора устанавливает выходной триггер 8 в соот- ветствук цее состо ние,

, когда работают все разр ды первого 4 и второго 5 счетчиков вл етс реализацией дискретного интегрального метода .

Claims

Формула изобретени

1, Устройство дл регистрации дискретных сигналов, содержащее входной триггер, выходы которого подключены к первому входу первого элемента И, выход которого через первый счетчик соединен с первым входом первого блока пам ти, и к первому входу второго элемента И, выход которого через второй счетчик соединен с первым входом второго блока пам ти, выход которого и выход первого блока пам ти подключены к входам выходног триггера, при этом вторые входы первого и второго элементов И вл ютс управл ющим входом устройства, фази- рунщим входом которого вл ютс вторые входы первого и второго блоков пам ти и первого и второго счетчиков отличающеес тем, что, с целью ловышени помехозащищенности введены два триггера, два блока ключей и последовательно соединенные делитель частоты и реверсивный счетчик к второму входу которого подключен выход первого триггера, первый и второй входы которого соединены соответственно с входом входного триггера который вл етс информационным входом устройства, и с фазирующим входом устройства, причем выходы первого и второго элементов И соединены соответственно с первыми входами первого блока ключей, выходы которо- го подключены к дополнительным входам первого счетчика, и второго блока ключей, выходы которого подключены к дополнительным входам второго счетчика, а выводы рев.ерсивного счет

5.. 1

чика соединены с входами второго триггера,выход которого подключен к вторым входам первого и второго блоков ключей, вход делител частоты соединен с управл ющим входом уст- ройствао

2, Устройство по По 1, о т л и - чающеес тем, что каждый счетчик содержит последовательно соедлненные элемент И и элемент ИЛИ, выход .которого вл етс выходом счет

39445 6

чика, и последовательно соединениьге триггеры, при этом выход первого триггера и первый и второй выходы последнего триггера соединены соответственно с первым входом элемента И, с вторым входом элемента ИЛИ и с вторым входом элемента И, а вход первого триггера вл етс входом счетчика , вторым и дополнительными входами которого вл ютс соответственно третьи и вторые входы всех триггеров , кроме первого.

fO