SU1210230A1

SU1210230A1 - Датчик телеграфного кода

Info

Publication number: SU1210230A1
Application number: SU843778874A
Authority: SU
Inventors: Александр Алексеевич Семенов; Михаил Исаакович Катин
Original assignee: Предприятие П/Я Р-6721
Priority date: 1984-08-09
Filing date: 1984-08-09
Publication date: 1986-02-07

Abstract

Изобретение относитс к технике св зи. Цель изобретени - повышение точности формировани Телеграфного кода. Датчик телеграфного кода содержит блок 1 ввода сигналов, входной регистр 2, блок 3 буферной пам ти , регистр 4 сдвига, формирователь 5 кода, блок 6 синхронизации, первый триггер (т) 7, первый блок совпадени (ВО) 8, второй Т 9, второй БС 10, собирательный блок (СБ) 11, элемент 12 задержки, третий Т 13, третий БС 14, четвертый Т 15. Цель достигаетс введением входного регистра 2, БС 10 и последовательно соединенных СБ 11, элемента 12 задержки, Т 13, к которому подключен выход блoka 3 буферной пам ти, БС 14, к которому подключен нулевой выход Т 7, и Т 15. СБ 11 необходим дл того, чтобы независимо от разр дности набранного кода знака был произведен пуск датчика на процесс записи. Элемент 12 за- держки необходим дл того, чтобы исключить вли ние на запись переходных процессов блока 1. БС 10 срабатывает при наличии на его входах нулевых сигналов, на его выходе по вл етс сигнал установки записи. § (Л

Description

Этот сигнал поступает на адресный вход блока 3 и обеспечивает запись кода,который уЬтановлен во входном регистре 2.Пропадание информации на запись исключаетс вследствие того, что она временно хранитс во входном

Изобретение относитс к технике св зи и может использоватьс дл построени датчиков телеграфных кодов , в частности датчиков кода Морзе.

Цель изобретени - повышение точности формировани телеграфного кода.

На чертеже представлена структурна электрическа схема предложенного датчика.

Датчик телеграфного кода содер- Iжит блок 1 ввода сигналов, входной регистр 2, блок 3 буферной пам ти, регистр 4 сдвига, формирователь 5 |кода, блок 6 синхронизации, первый триггер 7, первьй блок 8 совпадени , второй триггер 9, второй блок 10 совпадени , собирательньй блок 11, элемент 12 задержки, третий триггер 13, третий блок 14 совпадени и четвертьй триггер 15.

Датчик работает следующим образом .

При записи оператор с помощью блока 1 вводит необходимый знак. С выхода блока 1 ввода сигналов код выбранного знака поступает на входной регистр 2. Последний может быть выполнен в виде статических триггеров, количество которых соответствует разр дности кода на выходе блока 1. Сигналы набранного кода параллельно поступают на информационный вход блока 3 буферной пам ти и на собирательньй блок 11, который необходим дл того, чтобы независимо от разр дности набранного кода знака, был произведен пуск датчика на процесс записи. Сигнал с выхода собирательного блока 11 поступает на вход элемента 12 задержки. Элемент 12 задержки может быть выполнен в йиде ждущего мультивибратора (формировател одиночного импульса) и необходим дл

того, чтобы исключить вли ние на запись переходных процессов блока t ввода сигналов. Переходные процессы в блоке 1 ввода сигналов про вл ютс 5 в виде дребезга контактов клавиатуры , котора вл етс обычной составной частью блоков ввода сигналов. После завершени переходных процессов в блоке 1 ввода сигналов задним фрон 0 том импульса элемента 12 задержки переключаетс в единичное состо ние третий триггер 13. Сигнал единицы с выхода третьего триггера 13 постуЬа- ет на первый вход третьего блока 14

tS совпадени . Если в этот момент нет процесса считывани , то с первого триггера 7 на втором-входе третьего блока 14 совпадени также имеетс единичный сигнал, В этом случае тре20 тий блок 14 совпадени срабатьшает, и его выходной сигнал поступает на тактовый вход четвертого триггера 15. Последний переключаетс , и на его втором выходе по вл етс нулевой

25 сигнал. Этот сигнал поступает на первый вход первого блока 8 совпадени , блокиру его работу, и на первый вход второго блока 10 совпадени . Если в этот момент нет процесса счи30 тыдани , то с первого выхода первого

триггера 7 поступает нулевой сигнал 1

на первый вход второго блока 10 совпадени . Второй блок 10 совпадени срабатьтает при наличии на его вхо35 дах нулевых сигналов. На выходе второго блока 10 совпадени при этом по вл етс сигнал установки записи. Этот сигнал поступает на адресньй вход блока 3 буферной пам ти и обес40 печивает запись кода, который установлен во входном регистре 2. После того,как прием кода знака заканчиваетс , на выходе окончани записи блока 3 буферной пам ти по вл етс сигнал

регистре 2 до момента окончани записи . Если одновременно поступают сигналы на запись и считьгоание, то процесс записи будет вторым по сравнению с процессом считывани , I ил о

3

сброса, которым привод тс в исходно состо ние входной регистр 2, третий 13 и четвертый 15 триггеры. Одновременно с приведением в исходное состоние четвертого триггера 15 деблокируетс первый блок 8 совпадени и блокируетс второй блок Ю совпадени . JB результате схема готова к процессу считывани .

Процесс считывани происходит в следующем пор дке.

Если регистр 4 сдвига оказываетс свободен, и формирователь 5 кода заканчивают формирование ранее введенного знака, то на выходе блока б синхронизации по вл етс сигнал пуска считывани . Этот сигнал поступает на тактовый вход второго триггера 9, который переключаетс в единичное состо ние. Сигнал единицы с выхода второго триггера 9 поступает на второй вход первого блока 8 совпадени . Если в этот момент нет процесса записи, то с четвертого триггера 15 на первом входе первого блока 8 совпадени также имеетс единичный сигнал. В этом случае первый блок 8 совпадени срабатывает, и его выходной сигнал поступает на тактовый вход первого триггера 7. Первый триггер 7 переключаетс , и на его втором выходе по вл етс состо ние нулевого сигнала. Этот сигнал поступает на второй вход третьего блока 14 совпадни , блокиру его работу. На первом вьгходе первого триггера 7 по вл етс состо ние единичного сигнала, который блокирует работу второго блока 1 совпадени , приводит в действие адресный вход блока 3 буферной пам ти и обеспечивает считьгоание кода знака , который ранее был в нем записан.

После того, как считываемьй код знака принимаетс регистром 4 сдвига на выходе окончани считывани блока 3 по вл етс сигнал сброса, которым привод тс в исходное состо ние первый 7 и второй 9 триггеры. Приведением в исходное состо ние первого триггера 7 деблокируютс одновременно второй 10 и третий 14 блоки совпадени . В результате схема вновь готова к процессу записи. В случае, если создаютс услови дл одновременного срабатывани первого 7 и четвертого 15 триггеров, и они срабатьшают одновременно, то вследствие того, что второй блок 10 подклю: 0

чен к противофазным выходам первого 7 и четвертого 15 триггеров, на вьгх о- де второго блока 10 имеетс ттулевой сигнал. Таким образом, процесс установки записи откладывают до окончани момента считывани . Пропадание информации на запись исключаетс вследствие того, что она временно хранитс во входном регистре 2 до момента окончани записи, т.е. процесс записи в случае одновременного поступлени сигналов на запись и считывание став т вторым в очередь, по сравнению с процессом считывани .

Claims

Формула изобретени

Датчик телеграфного кода, содержащий блок ввода сигналов, первый

.блок совпадени , два триггера и блок буферной пам ти, выходы которого через регистр сдвига подключены к входам формировател кода, выходы которого соединены с входами блока

синхронизации, при этом единичный выход первого триггера пoдкJ7Ючeн к адресному входу блока буферной пам ти , первый сигнальньй выход которого соединен с установочным входом первого триггера, о тлича ю- щ и и с тем, что, с целью повьше- ни точности формировани телеграфного кода, в него введены входной регистр, второй блок совпадени и последовательно соединенные собирательный блок, элемент задержки, третий триггер, к установочному входу кото рого подключен второй сигнальный вьсх од блока буферной пам ти, третий блок совпадени , к второму входу которого подключен нулевой выход первого триггера, и четвертый триггер, выход которого подключен к первому входу первого блока совпадени , выход которого соединен с тактовым входом первого триггера, и к первому входу второго блока совпадени , второй вход и выход которого соединены соответственно с единичным выходом первого триггера и с сигнальным входом блока буферной пам ти, первый сигнальньш выход которого подключен к установочному входу второго триггера , тактовый вход и единичный выход которого соединены соответстве но с выходом блока синхронизации и с вторым входом первого блока совпадени , причем выходы блока ввода сигналов, подключены к информацион

$1210230 6

ным BxoAasvj входного регистра, выходы установочным входом входного регистра, которого подключены к информационным выходы которого подключены к входам входам блока буферной пам ти, второй собирательного блока, и с установоч- сигнальный выход которого соединен с ным входом четвертого триггера.