SU1037346A1 - Запоминающее устройство - Google Patents

Abstract

1. ЗАГОМИНАЮШЕЕ УСТРОЙСТВО , содержащее основной блок пам ти, группы выходов которого соединены с группой входов выходного регистра, выходы которого  вл ютс  выходами устройcfs , блок усилителей, входы которого  вл ютс  входами устройства, выходы блока усилителей соединены с группой входов входного регистра, блок управлени , первый, второй и третий входы которого соединены соответственно с шинами управлени , первый выход блока у1ь рйвпени  соединен с первым входом основного блока пам ти, второй вход которого соединен с первой шиной управлени , отличающеес  тем, что, с. целью расширени  обоасти применени  устройства за счет возмож1юсти понижени  тактовой частоты и повышени  надеж ности устройства, в нехю введены дополнительный блок пам ти, счетчик, формирователь импульсов, блок коррекции и формапии и элементы , вход%1 которых соединены с выходами входного регистра, выходы апэментов соединены группой входов основного блока пам ти, третий вход которого сюеавнев с первым входом дополнительиого блока пам ти и первым /выходом формировател  импульсов, группа входов формировател  импульсов, соединена с выходами блока усилитетюй, первый и .второй входы формировател  импульсов соединены с выходами счетчика,-вход которого соединен с второй щиной управлени , второй выход формировател  импульсов соединен с четвертым входом блока управлени , п тый и шестой входы которого соединены соответственно с первым и вторым выходами блока коррекции информации, первый, второй и третий входы блока коррекции соединены соответственно с шинами управлени , четвертый и п тый входы блока коррекции информации соединены соответственно с выходами основного и дополнительного блоков пам ти, второй и третий входы дополнительного блока пам ти соединены соответственно с первой шиной управл ни  и.третьим выходом блока управлени , седьмой и восьмой вхооы которого соединены соответственно с выходами основного и дополнительного блоков пам ти, вто рые и третьи входы элементов И-ИЛИ соединены с выходами счетчика, третий 00 и четвертый входы формировател  импуль сов соединены с первым и третьим входа00 4 ми блока утфавлени . 2. Устройство поп. l,oтличaЭд ю щ е е с   тем, что формирователь импульсов содержит дифференцирующие . элементы, повторители напр жени , элементы НЕ, элементы ИЛИ, элементы И, триггеры, этюьюнты задержки и элемент И-ИЛИ, выход которого  вл етс  первым выходом формировател  импульсов, входы дифференпируюитх елементов  вл ютс  группой входов формировател  импульсов, выходы дифференцирующих элементов совди{ ны с входами повторителей напр жени  и элементов НЕ, выходы которых со

Description

единены с входами первого эпемента ИЛИ выход которого соединен с первыми входами первого и второго элементов И, вторые входы которых  вл ютс  первым и вторым входами формировател  импульсов , выходы первого и второго элементов И соединены с первыми входами пep вогои второго триггеров, вторые входы которых соединены с выходами первого и второго элементов задержки, выходы триггеров соединены с первыми входами третьего и четвертого элементов И, вторые входь которых  вл ютс  третьим входом формировател  импульсов, третьи входы третьего и четвертого элементов И  вл ютс  соответственно первым и

. вторым входами формировател  импульсов выходы третьего и четвертого элементов И соед 1нены с входами элементов задержки и входами второго элемента ИЛИ, выход которого  вл етс  вторым выходом формировател  импудьсов, и второй входы элемента-1И-ИЛИ соедишны с исходами триггеров, третий вход эпемента И-ИЛИ  вл етс  четвертым входом формировател  импульсов.

3. Устройство поп. l,ojnH4a - ю щ е е с   тем, что блок коррекции информации содержит. элементы И, счетчик , элементы задержки, элемент НЕ, дифференцирующий элемент, триггеры и

схему сравнени , входы которой соединены с выходами счетчик а, первый и 1второй входы счетчвда  вл ютс  четвертым и п тым входами блока коррекции информации, первый вход первого элемента И {Явл етс  первым входом блока коррекции информации, второй и третий входы первого элемента И соединены с выходом эпемента НЕ и выходом первого триггера первый и второй входы которого  вл ютс  вторым в третьим входами блока коррекции информации, третий вход первого триг гера соединен с выходом первого впемес та задержки, лход пецпаого элемента И соединен с первыми входами второго, ,третьего и четвертого эпемевтов И, вторые вхооы которых соединены с выходами схемы сравнени , выход четвертого впемента И соединен с входом первого

.элемента задержки, вход дифферешшруюртего элемента соединен с одним вз вьтходов схемы сравнени , входы п того элемента И соединены с выходами дифференцирующего элемента и выходом второго триггера, цервый вход, которого  вл етс  четвертым входом блсжа коррекции информации , второй вход второго триггера соединен с третьим входом счетчика и выходом второго элемента задержки, вход которого-соединен с выходом п того элемента И.

4. Устройство по п. 1, о т л и ч а ю щ е е с   тем, что блок утфавпени  содержит элементы И, элементы НЕ и элементы ИЛИ, выходы которых  вл ютс  первым й гретьим выходами блока . лени , входы первого элемента И  вл ют с  первым, вторым и третьим входами блока управлени , вход первого элемента НЕ и первый вход второго элемента И соединены с первым и вторым входами первого.элемента И, второй и третий входы второго элемента И соединены с вь1 ходом первого элемента НЕ и третьим входом первого эпемента И, выход которого соединен с первым входом первого элемента ИЛИ, второй вход которого  вл етс  п тым входом блока управлени , третий вход первого эпемента ИЛИ соединен с выходом третьего элемента И, первый вход которого схюдинен с выходом второго элемента И и ; перолми входами .четвертого и п того элементов И, выходы которых соединены с первым и вторым |входами. второго элемента ИЛИ, второй вход третьего элемента И соединен с входом второго НЕ в  вл етс  седьмым входом блока улрешпевн , второй , fexofl четвертого эпемвита И соединен с выходом второго эдамевта НЕ, входы шесу того элемента И  вл ютс  седьмым и восьмым входами блока управлени , второй вход п того эпемевта И соедвнев с первым входом шестого алемевта И, выход которого  впиетс  вторим выходом блока управлевв , третвй в четвертый входы второго элемевта ИЛИ  вл ютс  чет вертым в шестым входами блока управлевв . 110 Изобретение относитс  к вычиспитепь ной технике и автоматике, в частности к запоминающим устройствам, и может иопопьзоватьс  в устройствах регистрации кодового обмена цифровых устройств, например в логических анализаторах. Известно запоминающее устройство, нбпопьзуемое в устройстве регистрации информации, которое содержит блок пам ти с последовательным доступом, блок управлени , блок записи и блок считывани . При работе запоминающее устройство фиксирует обмен в режиме регистрации погнческих диаграмм без прив зки ко Ц)емени и в режиме синхронной регистрации . Однако в первом режиме тер етс  информаци  о времени. Во втором режиме в каждый дискрет времени происходит запись информации в  чейки всех каналов блока пам ти. Это ограничивает длительгкость регистрации, особенно при детальном анализе с очень малым дискретом времени... Наиболее близким к изобретению по технической сущности  вл етс  запоминающее устройство, содерхшщее входные усилители, входной регистр, многоразр дный блок пам ти с последовательным доступом; блок считывани  и блок управпвуи , причем выходы усилителей соедине ны с входами регистра, выходы которого соединены с входами многоразр дного блока пам ти, выходы которого соединены с .входами блока считывани  j23. Недостатки известнохю устройства заключаютс  в трате в каждый дискрет вре мени  чейки каждого разр да блока пам ти , в необходимости значительного уве ranewa тактовой частоты дл  записи воздействи  кратковременных помех, в св зи с чем пропорционально возрастают габариты и энергопотребление устройства а также понижаетс  надежность его работы . Цепь изобретени  - расширение облаоги применени  устройства за счет возможности понижени  тактовой частоты и повышение надежности. ГЬставленна  цель достигаетс  тем, что в запоминающее устройство, содержащее основной блок пам ти , группы выходов которого соединены с группой входов выходного регистра, выходы которого  вп ютс  выходами устройства, блок усилвтелей , зходы которого  вл ютс  входам устройстка, выходы блока усилителей 462 соединены с.группой входов, входного регистра, блок управпени  первый, второй и третий входы которого соединены соответственно с шинами управ пени , первый выход блока управлени  соединен с первым входом основного блока пам ти , второй вход которого соединен с Первой шиной управлени , введены .дополнительный блок пам ти, счетчик, форм№рователь импульсов, блок коррекции и формации и элементы И-ИЛИ, входы которых соединены с выходами входного регистра, выходы элементов И-ИЛИ соединены с группой входов основного блока пам ти, третий вход которого соединен с первым входом дoпoлнитeль югo блока пам ти и первым выходом формировател  импульсов, группа входов формировател  импульсов соединена с выходами блока усилителей, первый и второй входы формировател  импульсов соединены с выходами счетчика, вход которогосоединен с второй шиной управлени , вто рой выход фо1жп1ровател  импульсов соединен-с четвертым входом .блока управлени , п тый и шестой входы которого соединены соответственно с первым и вторым ...выходами блока коррекции информации , первый, второй и третий входы блока коррекции информации соединены соответственно с шинами управлени , чет вертый и п тый входы блока коррекции Информации соединены соответственно с выходами основного и дополнительного блоков пам ти,второй и третий входы допол .нительного блока пам ти соединены соот-; ветственно с первой шиной управлени  и третьим выходом блока управлени  .седьмой и восьмой входы которого соединены соот- . ветственно с выходами основного и дополнительного блоков пам ти, вторые и элементов И-ИЛИ соедитретьи входы нены е выходами счетчика, третий и четвертый входы формировател  импул сов соединены с первым и третьим входами блока управлени . Кроме того, формирователь импульсов содержит дифференцирующие элементы, повторители напр жени , элементы ME, элементы ИЛИ, элементы И, триггеры, элементы задержки и элемент И-ИЛИ, выход которого  вл етс  первым выходом формировател  импульсов, входы дифференцирующих элементов йвл ютс  груп пой входов формировател  импульсов, выходы дифференцирующих элементов соединены-с входами повторителей напр же-ни  и элементов НЕ, выходы которых соединены с входами первого апемента ИЛИ выход которого соединен с первыми входами первого и второго элементов И, вторые входы которых  вл ютс  первым и вторым входами формкроватеп  импупь сов, выходы первого и второго элементов И соединены с первыми входами первого и второго триггеров, вторые входы которых соединены с выходами первого и второго элементов задержки, выходы триггеров соединены с первыми входами третьего и четвертого элементов И, вторые входы которых  вл ютс  третьим входом формировател  импупьсов, третьи входы третьего и. четвертого элементов И  в  ютс  соответственно первым и вторым входами формировател  импульсов , выходы третьего и четвертого элементов И соединены с входами элементов задержки и с входами второго эиемента ИЛИ, выход которого  вл етс  вторым выходом формировател  импульсо 1юрвый и второй входы элемента И-ИЛИ соединены с выходами триггеров, третий вход элемента И-ИЛИ  вл етс  четвертым входом формировател  импульсов. При этом блок коррекции информации содержит элементы И, счетчик, элемента задержки, элемент НЕ, дифференцирующий элемент, триггеры и схему сравнени , входы которой соединены с выходами счетчика, первый и второй входы счетчика  вл ютс  четвертым и п тым входами блока коррекции информации, первый вход первого элемента И  вл етс  первым входом блока коррекции информации, второй и третий входы первого элемента И соединены с выходом элемента НЕ и выходом первого триггера, первый и второй входы которого  вл ютс  вторым И третьим входами блока коррекции информации , третий вход первого триггера соединен с .выходом первого элемента задержки, выход первого элемента И соединен;с первыми входами второгч), третьего и четвертого элементов И, вто рые входы которых соединены с выходам схемы сравнени , выход четвертого элемента И соедииэн с входом первого эле мента задержки, вход дифференцирующего элемента соединен с одним вэ выходов сравнени , входы п того элемента И соединены с выходами дифференцирующего эпемейта и выходом вторс х) три1 гера, первый вход которого  вл етс  четвертым входом блока коррекции информации , второй вход второго триггера соединен с третьим входом счетчика и выходом второго элемента задержки, вход которого соединен с выходом п того элемента И. Кроме того, блок управлени  содержит элементы И, элементы НЕ и элементы ИЛИ, выходы которых  вл ютс  первым и третьимвыходами блока управлени , входы первого элемента И  вл ютс  первым, вторым и третьим входами блока управлени , вход первого элемента НЕ и первый вход второго элемента И соединены с первым и BTop.iM входами первого элемента И, второй и третий входы второго элемента И соединены с выходом первого элемента НЕ и третьим входом первого элемента И, выход которого соединен с первым входом первого элемента ИЛИ, второй вход которого  вл етс  п тым входом блока управлени , третий вход первого элемента ИЛИ Соединен с выходом третьего элемента И, первый вход которого соединен с выходом второго элемента И и первыми входами четвертого н п того элементов И, выходы которых соединены с первым и вторым входами второго элемента ИЛИ, второй вход третьего элемента И соединен с входом второго элемента НЕ и  вл етс  седьмым входом блока управлени , второй вход четвертого элемента И соединен с выходом второго элемента НЕ, входы шестого элемента И  вл ютс  и восьмым входами блока управлени , второй вход п того элемента И соединен с первым входом шестого элемента И, выход которого  вл етс  вторым выходом блока управлени , третий и четвертый входы второго элемента ИЛИ  вл ютс  четвертым и шестым, входами блока управлени . На фиг. 1 изображена функциональна  схема предложенногхэ устройства; на фиг- 2 - функциональна  схема формировател  импульсов; на фиг. 3 - функциональна  схема блока коррекции информации; на фиг. 4 - функциональна  схема блока управлени . Устройство (фиг. 1) содержит блок 1 усилителей, входной регистр 2, входы 3 устройства, счетчик 4, формирователь 5 импульсов, элементы И-ИЛИ 6, основной блок 7 пам ти, блок 8 управлени , выходной регистр 9, дополнительный блок 10 пам ти, блок 11 коррекции информации, выходы 12 устройства и шины 13-15 управлени . Формирователь 5 импупьсов (фиг. 2) содержит элемент И-ИЛИ 16, диффере 510 цигуюшие эпементьт 17, повгорнтепи 18. элеменгы НЕ 19, элементы ИЛИ 20и 21, элементы И 22-25, триггеры 26 и 27, элементы 28 и 29 запеожки. Бпок 11 коррекции информации (фиг.З содержит эпемент НЕ ЗО, элементы И 31 35, грйггеры 36 и 37, счетчики 38 и 39, схему 4О сравнени , элементы 41 и 42 задержки и дифференцирующий эпемент 43, Бпок 8 управлени  (фиг. 4) содержит . элементы-И 44-49, элементы НЕ 50 и 51 в элементы ИЛИ 52 и 53. . Формиробатель 5 работает так, что прнизменении информации на одном из его входов соответствующий днффере пврующий элемент 17 вырабатывает; импульсный сигнал :.положительной или отршштельной пол рности в завис11мости от знака изменени  входнотч) сигнала. Этот сигнал подаетс  ш входы соответствующих повторитепей 18 Н инверторов 19. Один из включенных повторителей 18 Передает положительный сигнал на вход элемента ИЛИ 2О. ргрш1атепьнь1й же сигнал передаетс  же лишь со сменой пол рности элементом НЕ 19. В результате , на выход элемента ИЛИ 2О проходит положительный сигнал, который поступает затем на вхоцы элементов И 22 В 23 и при наличии на других входах этих элементов разрешающих сигналов передаетс  на их вакоаа н далее ш входы триггеров 26 и 27. Так как На перилй и вторые входы формировател  5 подаютс  противофазнью тактовые сигналы,  рк и : изменении щюисходит поочередное воздёйдтвие устанавливающих сигналсж на Bxoobi триггеров 26 и 27. При действии разрешеис дего сигнала на шине 14 формировател  5 также поочередно, но в протввофазе с включением подсоединен ных триггеров 26 и 27, происходит передача сигналов через элементы И 24 ти 25. Сигналы с выходов элементов И 24 .В 25-пс гтупают на входы элемента ИЛИ 21 и, пройд  его, поступают на вто рой, выход фо1жщроватеп  5. Также при действии на выходе одного из триггеров 26 нли 27 разрешающего сигнала и налвчви разрешающего сигнала на четвертом входе формировател  5, он проходит эпемент И-ИЛИ 16 на первый выход формировател  5. С выхода элемента И 24 сигнал также поступает на вход элемента 28 задержке и через врем  задержки с его выхода поступает на второ вход трг-гтера 26, сбрасыва  его. Аналогичным образом действует сигнал с вы 466 хода эпемента И 25 через эпемент 29 задержки и второй вход триггера 27. Задержка эпементов 28 и 29 беретс  равной О,1-0,7 длительности сигнапов на первом и вторых входах формировател  25, но не менее интервала времени, нв- обходимого дп  записи в бпоки 7 или 10. Таким образом, при вы влении изменений информации в течение одного такта на одном из его выходов по вл етс  сиг-нал , дл щийс  до определенного момента времени в следующем такте, и на его другом выходе по вл етс  короткий импульсный сигнал в следующем такте. Бпок 11 коррекции информации работает таким образом, что при поступленнн на его четвертый и п тый входы импульоных сигналов счетчики 38 и 39 считают число импульсов. Одновременно с этим первый же импульс, поданный на первый вход, переворачивает триггер 37 так, что с его выхода поступает на один из входов элемента И 35 разрешающий . При работе устройства поступление импульсов на входы счетчи1к в 38 и 39 paBfibtx состо ний и сигналы с их выходов, поданные на входы схемы 40 сравнени , вызывают по вление разрешающего сигнала на одном из ее выходов. При атом с шлходд элемента 43 на другой вход элемента И 35 поступает разрешак ций импульс, который проходит на вход элемента 42 задержки и через врем  задержки с выхода этого элемента посту пает на второй вход триггера 37 и на установочные входы счетчиков 38 и 39, устанавгшва  их в нулевое состо ние. Это снижает веро тность перепотхнени  счетчиков 38 и 39 при дпитепьной работе устройства. Одновременно разрешающий сигнал с одного вз выходов Схемы 4О сравнени  поступает на второй вход элемента И 34, вызыва  при наличии разрешающего сигнала с выхода элемента 41 обнуление триггера 36. Обнуление этого триггера Также производитс  при поступлении на второй юсод триггера разрешающего урсшн  с второго входа блока 11. Триггер 36 переводитс  в единичное состо ние при поступлении на его первый вход разрешающего уровн  с третьего входа блока 11. При действии на втором входе блока 11 запрещающего уровн  и разрешающих уровней на первом входе бпока 11 и разрешающего сигнала с выхода триггера 36 на выходе элемента 31 И проходит разрешающий сигнал, который поступает на входал элементов И 32 - 34« Еспи состо ние счетчика 38 бопыие состо ни  счетчика 39, на другом выходе схемы 4О сравнени  по вл етс  разрешающий сигнап, который, поступа  на вхо элемента И 33, проходит на его выход и дапее на шестой выход б дока 11. При состо нии счетчика 38, меньшем состо ни  счетчика 39, разрешающий сигнап действует «на третьем выходе схемы 40 сравнени  в проходит через элемент И 32 на п тый выход блока 11. Бпок 8 управлени  работает в соответствии с (функциональным назначением и св з 1,ш Логических элементов, вход щюс в него. Устройство работает в режимах регист рации хранени  и воспроизведени . Режим регистрации по своему окончанию имеет. также лодрехсим перехода к режиму хранени . Начальное состо ние блоков и узлов устройства следующее:  чейки блоков 7 И 10 обнулены, на шине IS устройства действует запрещающий уровень, на входах устройства могут действовать входные сигналы, на шину 14 поступают тактовый .сигнал, .на шину 13 подаетс  разрешакпций уровень, соответств5гющий режи му записи, счетчики 38 и 39 и триггеры 36 и 37 блока 11 обнулены, формирователь 5, блоки 8 и 11 работают в соответствии с поступлением на них сигналов При подаче на.шину 15 разрешающего уровн  в блоке 11 устанавливаетс  в единичное положение триггер 36. Одш временно разрешающий сигнал поступает на третьи входы элементов И 44 и 45 блока 8 управлени . При этом на третьем выходе блока 8 управлени  по вл етс  йериодический разрешающий сигнап, который оттуда поступает на второй вход блока 10, вызыва  запись сигнала на его информационном входе, а по заднему, фронту - увеличение на единицу адреса  чейки пам ти дл  следующей зашгси. Если при этом на первом выходе форми роватеп  5 действует также разрешающий сигнал, в : блок 10 записываетс  I. Одновременно разрешающий импульсный сигнал действует и на втором выхьде формировател  5, откуда он поступа ет ва четвертый вход блока 8 управлени  и проходит на первый выход блока 5 управлени , поступа  далее с него на первый вхра. )блока 7 пам тИв что также зывает запись в него входного информата онного сигшла,а по заднему фронту управ л нхцего сиг нала-увеличение на единицу номеров  чеек пам ти блока 7 дл  последующей записи; Одновременно записываетс  во все разр ды блока 7 информаци , поступающа  на его входы с выходов элементов И-ИЛИ 6. Таким образом, при наличии изменений входной информац 1И происходит запись 1 в :-;йчейки пам ти блока 10, а также информации в  чейку пам ти блока 7. При отсутствии изменений информации происходит лишь запись О в  чейки пам ти блока 10 и увеличение их номеров дл  каждой последующей записи. . При длительной регистраци:л на выходах блоков .7 и 10 по вл ютс  .счИтываемые импульснью разрешающие сигналы, число которых подсчитываетс  счетчиками 38 и 39 блока 11. Одновременно первым же разрешаю-: щим сигналом на четвертом входе блока 11 взводитс  триггер 37 и в случае отсчета обоими счетчиками 38 и 39 равного числа импульсов происходит обнуление счетчиков 38 и 39 и триггера 37. В режиме записи другие действи  управл ющих и информационных сигналов не существенны . По окончании действи  разрешающего сигнала На третьей шине 15 на выходах блока 11 через элементы И 32-34 по в тс  импульсы. При равных состо ни х счетчиков 38 и 39 блока 11 разрешаю щий сигнал действует на входе элеме та 43. Он проходит через элем|нт И 34 на вход элемента 41 задержки и через врем  задеpKKg с выхода этого элемента поступает на вход триггера 36, обнул   его, после чего состо ни  блоков и элементов устройства, за исключением блока 7, равны началь ному и соответствуют режиму хранени  информации. При состо нии счетчика 38, большем состо ни  счетчика 39, разрешающий сигнал действует на выходе схемы 40 сравнени  блока 11. Он проходит оттуда через элемент И 33 на выход блока 11, далее через п тый вход блока 8 управлени  поступае.т на вход элемента ИЛИ 52, проходит его и через третий выход блока 8 управлени  поступает на третий вход блока 10. Сигнал измен етс  в соответствии с изменени ми первого управл ющего сигнала, вызыва  каждый раз по отршштбльному фронту увеличение ш единицу номера считываемой  чейки блока 10. Рднбвременно, в случае считывани  , .импульсные разрешающие сигналы посту пают на четвертый вход блока 11, увепичива  состо ние счетчика 39. При цостижетга счетчиком 39 состо ни , равно состо нию счетчика 38, дальнейша  работа проходит как описано дп  спуча  равных состо ний счетчиков. При состо нии счетчика 38, меньше состо ни  счетчика 39, разрешающий сигнал действует на выходе схемы 4О сравнени . Ое проходит оттуда через элемент И 32 на вь1ход блока 11, далее поступает через шестой вход блока 8 у№ давлени  на вход элемента ИЛИ 53 и проходит его через седьмой выход блока 8 управлени  и поступает на первый вход блока 7. Сигнал на первом управл ющем входе блока 7 мен етс  в соответствии с изменентЕШМИ первого управл ющего сиг нала устройства, вызыва  каждый риз по отрицательному фронту увеличение на единицу номеров считываемых  чеек пам ти . Одновременно, в случа х считывани  их с блока 7, разрешающие сигналы поступают на п тый вход блока 11, увеличива  состо ние счетчика ЗВ. После достижени  счетчиком 38 состо ни , равного состо нию счетчика 39, дальней ша  работа проходит, как описано дп  спуча  равных состо ний счетчиков 38 и 39. В режиме хранени  информации допустимо сн тие Bicex управл ющих сигналов с входов устройства. В этом случае блок пам ти переведены в режим считывани , а подачей запрещающего сигнала на шину 13 блока 11 обнулен триггер 37 и тем. самым запрещено по вление управл ющих сигналов на его выходах. Других активных процессов в этом режиме не происходит. В режиме воспроизведени  зарегистри рованной информации на шину 14 также поступает тактующий периодический сигнал , частота повторени  которого выбира етс , исход  из требований визуального или машинного анализа информации, на шине 13 действует запрещающий уровень Он удерживает оба блока 7 и 10 в режиме считывани  информации, запрещает Прохождение управл ющего сигнала по цепи элементы 51 и 52 - элемент. ИЛИ 21 - выход формировател  5 на чет вертый вход блока 8 управлени , уде1 живает в сброшенном состо нии триггер 37 блока 11, заюфеща  тем самым выда чу из блока 11 в блок 8 управлени . В блоке 8 управлени  запрещающий уровень 1с шины 13 поступает через элемент НЕ 5О на вход эпемента И 45 разрешающим уровнем. При подаче на шииу 1 5 разрешающего уровн  он поступает через третий вход блока В управлени  im вход элемента И 45, разреша  передачу через негЪ тактующего сигнала на входы элементов И 46-48. Далее работа усч ройства происходит в зависимости от сигналов , считанных из блоков 7 и 10. При равенстве нулевых сигналов на выходах блоков 7 и 10 в блоке 8 управлени  разрешаетс  передача тактовых сигналов по цепи элемент И 45 - элемент И 47 - элемент ИЛИ 53 - первый выход блока 8 управлени  - первый вход блока 7. При этом производитс  последовательное считывание  чеек пам ти; блока 7. .Считанный сигнал поступает на седьмой вход блока 8 управлени , разрешает прохождение тактового сигнала по цепи элемент И 45 - элемент И 46элемент ИЛИ 52 - третий Е(ыход блока .8 управлени  - второй вход блока 10 и запрещает пррхохсдение сигналов чербз. элейент И 47. Это приводит к последовательному считыванию  чеек пам ти блока 10. Процесс идет до считывани  единицы из блока 10. Считанный сиг.нал из блока 10 поступает на второй вход блока 8 управлени , вызыва  прохождение сигнала через элемент И 49 на второй выход блока 8 управлени  и через элемент И 48, элемент ИЛИ 53 на первый выход блока 8 управлени , что приводит к. занесению информационных сигналов в регистр 9, а также к однбму шагу в блоке 7. Если при этом считываетс  оп ть единица: из блока 7, то, как опи- . сано выше, производ тс  считывани   чеек пам ти блока 10 до считывани  1, когда делаетс  новый шаг в блоке 7 и передача новых информационных сигналов в регистр 9. Информаци  в регистре 9 при этом соответствует регистрируемой за исключением коротких сигналов помех. .О действии помех в момент ре-, гистрации можно судить по наличию в  чейках пам ти блока 7 или блока 10 при сохранении некименной информации. Благодар  использованию формировател  5, блока 11, блока 10, счетчика 4, элементов И-ИЛИ 6, а также соответст вутощему выполнению формировател  5 блоков 11 и 8 и св зей между ними в режиме регистрации непрерывно фжсируетс  информаци  и дискреты времени, в течение которых измен лась информаци  или действовали помехи, также при неогрвниченной апигепьности регистрации фиксированна  информаци  сохран етс  в устройстве (в предепах объема пам ти) и при необходимости воспроизводитс  без искажений. По рравнению с известным устройствс  в преапагаемом тре буеГс  меньший ойъем пам ти, так как  чейки пам ти расходуютс  на фиксацию информации при ее изменении и воадейсг ВИИ помехи на фиксацию дискретов вре мен . Выигрыш возрастает с увеличением

числа каналов записи. В то же врем , при необходимости регистрации кратковременных помех с помощью известного устройства требуетс  уменьшить период тактуюшего сигнала до меньшей дпитепьности помехи, что чрезвычайно увепичи1 емкость,пам ти устройства, т.е. предлагав емое устройство оказываетс  более и формативным , обладает,меньшей емкостыо ам ти и работает с более Шюкимй,тактовыми частотами.

7,

1г

Фиг2

Фиг,3

Фиг.

Claims (4)

1. ЗАПОМИНАЮ ШЕЕ УСТРОЙСТВО, содержащее основной бпок памяти, группы выходов которого соединены с группой входов выходного регистра, выходы которого являются выходами устройства, блок усилителей, входы которого являются входами устройства, выходы блока усилителей соединены с группой входов входного регистра, блок управления, первый, второй и третий входы которого соединены соответственно с шинами управления, первый вы ход блока управления соединен с первым входом основного блока памяти, второй вход которого соединен с первой шиной управления, отличающееся тем, что, с. цепью расширения области применения устройства за счет возможности понижения тактовой частоты и повышения надежности устройства, в него введены дополнительный бпок памяти, счетчик, формирователь импульсов, бпок коррекции информации и элементы И-ИЛИ, первые входу которых соединены с выходами входного регистра, выходы элементов И-ИЛИ соединены группой входов основного блока памяти, третий вход которого соединен с первым входом дополнительного блока памяти и первым ^выходом формирователя импульсов, группа входов формирователя импульсов соединена с выходами блока усилителей, первый и второй входы формирователя импульсов соединены с выходами счетчика, вход которого соединен с второй шиной управления, второй выход формирователя импульсов соединен с четвертым входом блока управления, пятый и шестой входы которого соединены соответственно с первым и вторым выходами блока коррекции информации, первый, второй и третий входы блока коррекции соединены соответственно с шинами управления, четвертый и пятый входы блока коррекции информации соединены соответственно с выходами основного и дополнительного q блоков памяти, второй и третий входы дополнительного блока памяти соединены соответственно с первой шиной управления и. третьим выходом блока управления, седьмой и восьмой входы которого соединены соответственно с выходами основного и дополнительного блоков памяти, вторые и третьи входы элементов И-ИЛИ соединены с выходами счетчика, третий и четвертый входы формирователя импульсов соединены с первым и третьим входами блока управления.

2. Устройство по п. ^отличающее с я тем, что формирователь импульсов содержит дифференцирующие . элементы, повторители напряжения, элементы НЕ, элементы ИЛИ, элементы И, триггеры, элементы задержки и элемент И-ИЛИ, выход которого является первым выходом формирователя импульсов, входы дифференцирующих элементов являются группой входов формирователя импульсов, выходы дифференцирующих элементов соединены с входами повторителей напряжения и элементов НЕ, выходы которых со- >

единены с входами первого элемента ИЛИ выход которого соединен с первыми входами первого и второго элементов И, вторые входы которых являются первым и вторым входами формирователя импульсов, выходы первого и второго элементов И соединены с первыми входами пер* вогои второго триггеров, вторые входы которых соединены с выходами первого и второго элементов задержки, выходы триггеров соединены с первыми входами третьего и четвертого элементов И, вто- . рые входы которых являются третьим входом формирователя импульсов, третьи входы третьего и четвертого элементов И являются соответственно первым и вторым входами формирователя импульсов, выходы третьего и четвертого элементов И соединены с входами элементов задержки и входами второго элемента ИЛИ, выход которого является вторым выходом формирователя импудьсов, первый и второй входы элемента: И-ИЛИ соединены с вы ходами триггеров, третий вход элемента И-ИЛИ является четвертым входом формирователя импульсов.

3. Устройство поп. 1, оу пич βίο, щ ее с я тем, что блок коррекции информации содержит элементы И, счет-* чик, элементы задержки, элемент НЕ, дифференцирующий элемент, триггеры и схему сравнения, входы которой соединены с выходами счетчика, первый и |второй входы счетчика являются четвертым и пятым входами блока коррекции j информации, первый вход первого элемента И является первым входом блока коррекции информации, второй и третий входы первого элемента И соединены с выходом элемента НЕ и выходом первого триггера, перрый и второй входы которого являются вторым и третьим входами блока коррекции информации, третий вход первого триг гора соединен с выходом первого элемента задержки, выход первого элемента И соединен с первыми входами второго, jтретьего и четвертого элементов И, вторые входы которых соединены с выходами схемы сравнения, выход четвертого элемента И соединен с входом первого .элемента задержки, вход дифференцирующего элемента соединен с одним из выходов схемы сравнения, входы пятого элемента И соединены с выходами дифференцирующего элемента и выходом второго триггера, первый вход, которого является четвертым входом блока коррекции информации, второй вход второго триггера сое динен с третьим входом счетчика и выходом второго элемента задержки, вход которого соединен с выходом пятого элемента И.

4. Устройство по π. 1, о т л и ч а ю щ е е с я тем, что блок управления ' содержит элементы И, элементы НЕ и элементы ИЛИ, выходы которых являются первым й“третьим выходами блока управ-, пения, входы первого элемента И являются первым, вторым и третьим входами блока управления, вход первого элемента НЕ и первый вход второго элемента И соединены с первым и вторым входами первого .элемента И, второй и третий входы второго элемента И соединены с вы ходом первого элемента НЕ и третьим входом первого элемента И, выход кото рого соединен с первым входом первого элемента ИЛИ, второй вход которого является пятым входом блока управления, третий вход первого элемента ИЛИ соединен с выходом третьего элемента И, первый вход которого соединен с выходом второго элемента И и первыми входами .четвертого и пятого элементов И, выходы 'которых соединены с первым и вторым входами второго элемента ИЛИ, второй |вход третьего элемента И соединен с входом второго элемента НЕ и является седьмым входом блока управления, второй , вход четвертого элемента И соединён с выходом второго элемента НЕ, входы шестого элемента И являются седьмым и восьмым входами блока управления, второй вход пятого элемента И соединен с первым входом шестого элемента И, вы ход которого является вторым выходом блока управления, третий и четвертый входы второго элемента ИЛИ являются четвертым И шестым входами блока управления.

♦