SU1267402A1 - Устройство дл выбора заданного числа повторений двоичных чисел - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и автоматике и может быть использовано дл  выбора достоверной информации при обмене информацией между различными устройствами . Целью изобретени   вл етс  повышение точнрсти работы благодар  обеспечению выбора из любого р да п чисел, представленных параллельным двоичным кодом m равных между собой значений. Устройство содержит буферный регистр числа, счетчики, триггеры , элементы ИЛИ, запрета, И-НЕ, блок оперативной пам ти, мультиплексор адреса оперативной пам ти, дешифратор , сдвиговый регистр. В блок оперативной пам ти устройства записываетс  массив чисел, имек1щий m равных чисел..Цикл работы заканчиваетс  после выбора кода числа, записываемого в регистре, m раз. При отсутст§ вии равных чисел устройство автоматически устанавливаетс  в исходное (Л состо ние. 2 ил.

Description

Изобретение относитс  к вычислительной технике и автоматике и может быть использовано дл  выбора достоверной информации при обмене информацией между различнымиЗстройствами. Цель изобретени  - повьшаение точности работы благодар  обеспечению выбора из любого чисел, представленных параллельным двоичным кодом m равных между собой значений На фиг. 1 изобра еена структурна  схема устройства; на фиг, 2 - эпюры по сн ющие его работу. Устройство содержит буферный регистр 1 числа, первый триггер 2, вто рой счетчик 3, первьш счетчик 4, второй триггер 5, первый элемент 1-ШИ 6, второй элемент 7 запрета, мультип лексор 8 адреса оперативной пам ти, блок 9 оперативной пам ти,, дешифрато 10,- первый элемент 11 запрета, второй элемент ИЛИ 12, третий элемент ШШ 13, элемент И-НЕ 14, четвертый элемент ИЛИ 15, сдвиговьй регистр 16 Устройство дл  выбора заданного числа повторений работает следующим образом. Выходным сигналом четве-ртого эле , мента ИЛИ 15 (фиг. 2е) управл етс  работа блока 9 оперативной пам ти: при лог. 1 на выходе элемента ИЛИ 15 блок 9 оперативной пам ти переводитс  в режим записи, при режим считывани  информации, причем дл  осуществлени  записи и считывани  необходимо на вход управлени  режимом блока 9 опера,тивной пам ти подать лог о О. Адрес записи и считывани  блока 9 оперативкой пам ти задаетс  по его адресньм входам выходными сигналами мультиплексора 8 и первыми выходаьш первого счетчика 4. В исходном состо нии на выходе второго триггера 5 (фиг. 2з) и пр мом выходе первого триггера 2 (фиг. 2г) лог/О, первый счетчик 4 и сдвиговый регистр 16 установлены в (Нулевое состо ние. На выходах второго счетчика 3, подключенных к вторым информационным входам мультиплек сора 8, лог, а на выходе переноса счетчика 3 - лог. I, Мультиплексор 8 выходным сигналом второго триггера 5 установлен в состо ние, при котором к первым адресным входам блока 9 оперативной пам ти, определ  ющим старпше разр ды кода адреса это го блока, подключены выходы регистра 2 1. Мпадшие разр ды кода адреса блока 9 оперативной пам ти задаютс  по его вторым адресным входам кодом на выходах счетчика 4, установленного в нулевое состо ние. На счетный вход второго счетчика 3 поступают импульсы с опорной частотой fon (фиг. 26), однако изменение состо ний этого счетчика не происходит, так как на входе разрешени  этого счетчика, подключенном к выходу второго триггера 5, будет лог, О, Изменение состо ний счетчика 3 происходит по заднему фропту импульсов на его счетном входе при наличии сигнала лог. 1 на входе разрешени  счета. Так как на выходе второго триггера «5 и выходах сдвигового регистра 16 лог. О, то на выходе четвертого элемента ИЛИ 15, а следовательно, и на подклоченном к нему входе управлени  режимом Запись-считывание блока 9 оперативной пам ти будет лог. О. При этом блок 9 находитс  в режиме считывани , однако дл  считывани  информации необходимо на тактовый вход блока 9 оперативной пам ти (вход выбора кристалла) подать сигнал лог. О. В 1- сходном же состо нии на выходе тре;тьего элемента ИЛИ 13 лог. О (так как на выходах триггеров 2 и 5 лог. О), на выходе элемента И-ИЕ 14 лог, 1 и независимо от информации, записанной в блоке 9 оперативной пам ти по адресу, задаваемому по его адресным входам, на выходе блока 9 будет лог. О. Первый счетчик: 4 имеет два счетных входа: первый, подключенный к второму выходу счетчика 3, и второй, подключенный к выходу элемента 11. Дл  работы счетчика 4 необходимо на его вход начальной установки, соединенный с выходом элемента ИЛИ 6, подать лог. О, при этом изменение состо ний счетчика 4 будет происходить по переднему фронту сигнала на его втором счетном входе при наличии сигнала лог. 1 на первом, счетном входе или по отрицательному фронту на первом счетномВходе при наличии сигнала лог. О на втором счетном входе. В исходном состо нии на первом счетном входе счетчика 4 будет лог. 1, на остальных входах - лог. О. На входе начальной установки сдвигового регистра 16 будет лог. 1, поступающа  с инверсного выхода первого триггера 2 через второй элемент ИЛИ

12, блoкиpyюE a  его работу. Изменение состо ни  сдвигового регистра 16 происходит по переднему фронту им пульсов, поступающих на его вход с выхода элемента И-НЕ 14, при наличии сигнала лог. О на входе начальной установки.

В процессе работы устройства на его входы 5j. . . Ьц поступают коды чисел (фиг. 2а), сопровождаемые тактовым импульсом по входу и. По тактовому импульсу в регистр 1 записываетс  код входного числа, которьгй задает адрес старших разр дов считывани  из  чеек блока 9 оперативной пам ти. Этим же тактовым импульсом первый триггер 2 устанавливаетс  в состо ние, при котором на его пр мом выходе будет лог. 1 (фиг. 2г), а на инверсном - лог. О, что приводит к по влению на входе начальной установки (R-входе) сдвигового регистра 16 лог. О. По вление лог. 1 на пр мом выходе триггера 2 разрешает прохождение импульсов от источника опорной частоты f через элемент И-НЕ 14 на вход сдвигового регистра 16 и тактовый вход блока 9 оперативной пам ти, т.е. разрешаетс  считывание информации из блока 9 оперативной пам ти. Длительность положительного полупериода опорной частоты о„ определ ет врем  наличи  сигнала лог. О на тактовом входе блока оперативной пам ти и должна быть достаточной дл  считывани  достоверной информации из блока 9. Эта длительность должна быть не менее суммы времен задержки сигнала в регистре 1, мультиплексоре 8 и собственно времени считывани  блока 9 оперативной пам ти. В исходном состо нии по всем адресам блока 9 оператив ной пам ти записаны лог. О. Поэтому информаци  на вьпкоде блока 9 не изменитс , а по положительному фронту импульса на входе сдвигового регистра 16 (фиг. 2д) на выходе первого разр да этого регистра, а следова

тельно, и на выходе четвертого элемента ИЛИ 15 (фиг. 2е) по витс  лог. 1. Этим сигналом блок 9 оперативной пам ти переводитс  в режим записи. При этом в  чейку блока 9 оперативной пам ти, старшие разр ды которой задаютс  выходным кодом регистра 1 (т.е. кодом входного числа ) , а младшие - выходным кодом первого счетчика 4 (который уста267402Ч

новлен в нулевое состо ние), записываетс  лог. 1 (так как на информационном входе блока 9, подключенном к пр мому выходу первого триг5 гера 2 будет лог. 1). По следующему положительному фронту на входе сдвигового регистра 16 он переходит в состо ние, характеризующеес  выходным кодом 10, т.е. на выходе втоJQ рого разр да этого регистра по вл етс  лог. 1, поступающа  на тактовый вход второго триггера 5. Однако состо ние этого триггера не измен етс , так как на информационный вход

J5 этого триггера подаетс  лог. О с выхода дешифратора 10. Сигналом лог. 1 с выхода второго разр да регистра 16 через элемент ИЛИ 6 первый триггер 2 по входу установки лог.

20 О устанавливаетс  в исходное состо ние , что приводит к по влению лог. 1 на инверсном выходе этого триггера и установке сдвигового регистра 16 в нулевое состо ние.

25 С приходом следующего кода числа, сопровождаемого тактовым импульсом, . код этого числа записьшаетс  в регистр 1, а первый триггер 2 устанавливаетс  в состо ние, при которомна его пр мом выходе будет лог.1,

30 что приводит к считыванию информации из  чейки блока оперативной пам ти, старшие разр ды адреса которой определ ютс  кодом поступившего числа, а младшие - выходным кодом первого

35 счетчика 4, который установлен в состо нии 000. Если код входного числа . повторилс , то в  чейке по этому адресу записана лог. 1, т.е. на выходе блока оперативной пам ти будет

лог. 1 (фиг. 2ж) и на выходе первого элемента 11 запрета по отрицательному фронту сигнала опорной частоты , поступающего на инверсный вход этого элемента, по витс  лог. 1

Claims (2)

1. 5 (фиг. 2и), поступающа  на второй счетный вход первого счетчика 4 и . через второй элемент ИЛИ 12 - на вход начальной установки сдвигового регистра 16. В результате код на пер50 вых выходах первого счетчика 4 станет равным 001, а состо ние регистра 16 не изменитс . По следующему периоду опорной частоты (при по влении сигнала лог. О на первом входе бло55 ка 9 оперативной пам ти) будут считыватьс  данные по адресу, старшие разр ды которого определ ютс  выходным кодом ранее поступившего числа, записанного в регистре 1, а младшие - вы ходным кодом первого счетч ка 4,, равным 001, По этому адресу в блоке 9 в исходном состо нии был запи .сан лог. О, поэтому по следующему положительному фронту импульса поступающему на счетный вход регистра 16, последний переходит в состо ние . при котором на выходе его первого разр да будет лог. 1. Выходньм сиг налом первого разр да регистра 16 блок оперативной пам ти переводитс  в режим записи и в него по адресу, определ емому кодами на выходах регистра 1 и счетчика 4, записываетс  лог. 1, после чего первый триггер 2 и регистр 16 устанавливаютс  в исходное состо ние аналогично описанному . При этом выходным сигналом пер вого элемента ИЛИ 6 первьш счетчик 4 по входу начальной установки также устанавливаетс  в исходное состо ние При поступлении кода числа, отличного от предыдущих, лог. 1 запишетс  в  чейку блока 9 оперативной пам ти, старшие разр д, которого равны коду этого числа, а младшие равны 000, Если код числа повтор етс  ol; раз (дл  случа , показанного на фиг,2, /пп 3) J то после повторени  кода первый счетчик 4 установитс  в состо ние,, при котором на выходе дешифратора 1Г). а следовательно, и на выходе элемента 7 запрета -по витс  лог. 1 (фиг. 2к), что свидетель ствует о повторен1-ш кода числа, затесанного в регистре 1, пт раз „ После этого при установке регистра 16 в состо ние, при котором на его втором выходе,, подключенном к тактовому входу триггера 5j по витс  сигнал лог, 1, первый первый триггер 2 устанавливаетс  в исходное сос то ние, а триггер 5, на информап ионном входе которого лог. 1 с выхода дешифратора 10, устанавливаетс  в состо ние лог. 1 (фиг„ 2з)э что блокирует прохо кдение сигнала лог. 1 с выхода дешифратора 10 через элемент 7 запрета и разрешает работу второго счетчика Зо Мультиплексор 8 устанавливаетс  в состо ниеj при котором к первым адресным: входам блока 9 оперативной пам ти подключаютс  выходы второго счетчика 3, Так как на выходе второго триггера 5 лог. 1, то через элемент ИЛИ li блок 9 переводитс  в режим записи. 026 а на его тактовьш вход разрешаетс  прохо щение импульсов от ист.очника опорной частоты через элемент И-НЕ 14. Счетчики 3 к 4 работают в режиме счета, при этом изменение состо ний счетчика 4. происходит при по вленш-1 иьшульса на выходе переноса счетчика 3. Это приводит к последовательному изменени о адресов блока 9 и записи во все :  чейки блока 9 оперативной пам ти сигнала лог. О, поступающего на информационный вход блока 9 с пр мого выхода-триггера
2. 2. Изменение адресных кодов блока 9 будет осуществл тьс  с частотой, определ емой сигналом опорной частоты, при этом длительность положительного полупериода опорной частоты должна быть не менее времени цикла записи блока 95 а длительность отрицательного полупериода, во врем  которого на тактовом входе блока 9 будет лог. 1, должна быть достаточной дл  формировани  адресного кода. После записи по всем адресам блока 9 на выходе переноса первого счетчика 4 по вл етс  сигнал лог. 1 (фиг. 2л), устанавливалощий второй триггер 5 по его входу установки лог. О (R -входу) в состо ние лог. О, при этом через элемент ИЖ1 6 счетчик 4 по входу начальной установки таклсе установитс  в нулевое состо ние, т.е. устройство вернетс  в исходное состо ние. Если же из всего массива в -ti чисел не будет зафиксировано m равных между собой значений, то сигналом , поступаю Ц1-1м по входу начальной установки,, второй триггер 5 по его втором: входу (З-входу) устанавливаетс  в состо ние лог. 1, а первый триггер 2 и второй счетчик 4 в исходное состо ние, и происходит установка устройства в исходное состо ние . Формула изобретени  Устройство дл  выбора заданного числа повторений двоичных чисел, содержащее блок оперативной пам ти, первый счетчик, второй счетчик, о тл и ч а ю щ е е с   тем, что, с целью упрощени 5, в него введены буферньй регистр числа, мультиплексор адреса оперативной пам ти, первый, второй , третий и четвертый элементы ИЛИ, дещифратор, первый и второй триггеры. первый и второй элементы запрета, сдвиговый регистр, элемент И-НЕ, причем группа информационных входов устройства сйединена с группой информационных входов буферного регист ра числа, а тактовый вход устройства подключен к входу записи буферного регистра числа и входу установки в 1 первого триггера,выходы буферног регистра числа подключены к первой группе информационных входов мультип лексора, втора  группа информационных входов которого соединена с выхо дами разр дов второго счетчика, выхо переноса второго счетчика подключен первому счетному входу первого счетчика , второй счетный вход которого соединен с вых:одом первого- элемента запрета, выходы мультиплексора соеди нены с первой группой адресных входо блока оперативной пам ти, втора  группа адресных входов которого подключена к выходам разр дов первого счетчика и входам дешифратора, выход дешифратора подключен к информацйонному входу второго триггера и входу второго элемента запрета, выход второго элемента запрета  вл етс  выходом устройства, счетный вход второго счетчика, первый вход элемента И-НЕ, инверсный вход перво го элемента запрета подключены к входу сигнала опорной частоты устройства , пр мой вход первого элемента запрета соединен с выходом блока оперативной пам ти, выход первого элемента запрета подключен к первому входу второго элемента ИЛИ, второй вход которого подключен к инверсному выходу первого триггера, пр мой выход которого подключен к информационному входу блока оперативной пам ти и первому входу третьего элемента ИЛИ, выход которого соединен с вторым входом элемента И-НЕ, выход элемента И-НЕ соединен с тактовым входом блока оперативной пам ти и входом управлени  сдвигом сдвигового регистра, вход начальной установки которого подключен к выходу второго элемента ИЛИ, выход первогоразр да сдвигового регистра подключен к первому входу четвертого элемента ИЛИ, второй вход которого, соединен с выходом второго триггера, инверсным входом второго элемента запрета , входом разрешени  счета второго счетчика, управл ющим входом мультиплексора и вторым входом третьего элемента ИЛИ, выход четвертого элемента ИЛИ подключен к входу управлени  режимом блока оперативной пам ти , .выход второго разр да сдвигового регистра подключен к первому входу первого элемента ИЛИ и к тактовому входу второго триггера, вход установки в О которого соединен с выходом переноса первого счетчика и вторым входом первого элемента ИЛИ, вход установки в 1 второго триггера соединен с третьим входом первого элемента ИЛИ и входом начальной установки устройства, выход первого элемента ИЛИ соединен с входами установки первого триггера и первого счетчика.