SU1046935A1 - Пересчетное устройство - Google Patents

Abstract

ПНРЕСЧЕТНОЕ УСТРОЙСТВО, содержащее элемент задержки, первый счетчик, элемент пам ти, первый триггер , второй счетчик, второй триггер и элемент ИЛИ, первый вход которого соединен с выходом первого триггера, информационный вход которого соединен с инверсным выходом переноса второго счетчика, а выход переноса первого счетчика соединен с входом сброса второго триггера, отличающеес  тем, что, с целью повышени  быстрюдействи , вход элемента задержки, который  вл етс  входом пересчетного устройства, соел динен с тактовым входом элемента пам ти, тактовым входом первого триггера и инверсным входом записи второго счетчика, информационные входы и выходы которого соединены соответственно с информационными выходами и входами элемента пам ти, адресный вход которого соединен с выходом первого счетчика, инверсный импульсный счетный которого соединен с первым выходом элемента задержки и вторым входом элемента ИЛИ, третий вход и выход которого соедис в нены соответственно с вторьм выхс/дом элемента задержки и импульсным счетным входом второго счетчика, вход сброса которого соединен с выходом второго триггера, установочный вход которого соединен с входом сброса первого счетчика, который  вл етс  входом сброса пересчетного устройства, а выход переноса первого счетчика соединен с входом сбро са первого триггера. 4 Л СО СО СП

Description

Изобретение относитс  к дискретной обработке импульсных сигналов и может использоватьс  в таймерах, делител х частоты и т.д., требующих большого коэффициента пересчета

Известно пересчетное устройство, содержащее блоки усилени  и отбора, блоки реверса, основные и буферные счетные декады, устройства индикации , ключи передачи, запоминающие декады, устройства считывани , устройства записи, причем выход буферных счетных декад соединен с первым счетным входом основной счетной Декады , потенциальные выходы которой через ключи передачи соединены с соответствующимивходами триггеров запоминани  запоминающих декад, а потенциальные выходы триггеров запоминани  запоминающих декад соединены с импульсными входами триггеров основной счетной декада, импульсный выход переполнени  последней основной счетной декады соедине с входом установки в нуль всех триггеров запоминающих декад и входом устройства считывани , выход которого соединен с вторьам счетным входом первой основной счетной декады и входом устройства записи, выход которого соединен с входом устройства передачи кода и входом установки в нуль триггеров основной счетной декады Ci J.

Недостатками этого устройства  вл ютс  большие аппаратурные затраты , возрастающие пропорционально tog- делает нерациональным построение таких устройств с (большим коэффициентом пересчета , а также сложное управление работой этогоустройства.

Известно пересчетное устройство, содержащие двоично дес тичный счетчик и регистры хранени , элементы задержки, селектор, элемент ИЛИ и распределитель импульсов, причем выходы регистров соединены с входам селектора, выход селектор а соединен с входом двоично-дес тичного счетчика , первые выходы элементов задержки соединены с управл ющим входом считывани  соответствующего регистра , вторые выходы элементов задержки соединены с управл кщими входс1ми записи соответствующих регистров и входами элемента ИЛИ, третьи выходы элементов задержки соединены с входом сброса двоично-дес тичного счетчика, входы элементов задержки соединены с выходом распределител  импульсов, один вход элемента ИЛИ соединен с входом устройства и входом сброса распределител  импульсов выход элемента ИЛИ соединен со счетным входом двоично- дес тичного счетчика , а выход переполнени  двоичнодес тичного счетчика соединен с входом распределител  импульсов Г2.

Недостатками пересчетного устройства  вл ютс  относительно низкое быстродействие и большие затраты аппаратуры , необходимой дл  его реализации .

Известно пересчетное устройство, содержащее элемент задержки, первый счетчик, э лeмeнт пам ти, первый триггер , второй счетчик, второй триггер и элемент ИЛИ, первый вход которого соединен с выходом первого триггера, информационный вход которого соединен с выходом переноса второго счетчика , а выход - переноса первого счетчика соегдинен с входом сброса второго триггера Сз.

Недостаток устройства заключаетс  в относительно низком быстродействии .

Цель изобретени  - повышение быстродействи  .

Поставленна  цель достигаетс  тем что в пересчетном устройстве,содержащем элемент ЭсЩержки., первый счетI

чик, элемент пам ти, первый триггер . Второй счетчик, второй триггер и элемент ИЛИ, первый вход которого соединен с выходом первого триггера, информационный вход которого соединен с инверсным выходом переноса второго счетчика, а выход переноса первого счетчика соединен с входом сброса второго триггера, вход элемента задержки, который  вл етс  входом пересчетного устройства, соединен с тактовым входом элемента пам ти, тактовым входом первого триггера и ин версным входом записи второго счетчика , информационные входы и выходы которого соединены соответственно с информационными выходами, и входами элемента пам ти, адресный вход которого соединен с выходом первого счетчика , инверсный импульсный счетный вход которого соединен с первым выходом элемента задержки и вторым входом элемента ИЛИ, трютий вход и выход которого соединены соответственно с вторым выходом элемента задержки и импульсным счетным входом второго счетчика, вход сброса которого соединен с выходом второго триггера, установочный вход которого соединен с входом сброса первого счетчика, который  вл етс  входом сброса пересчетного устройства, а выход парено са первого счетчика соединен с входо сброса первого триггера.

На фиг. 1 показана структурна  схема пересчетного устройства j на фиг. 2 - временные диаграммы, по сн ющие функционирование пересчетного .устройства.

Пересчетное устройство содержит элемент 1 задержки, первый счетчик 2 элемент 3 пам ти, первый триггер 4,

второй счетчик 5, второй триггер б и элемент ИЛИ 7, первый вход которого соединен с выходом первого триггера 4, информационный вход которого соединен с инверсным выходом переноса второго счетчика 5, а выход переноса первого счетчика 2 соединен с входом сброса второго триггера 6, вход элемента задержки, который  вл етс  входом 8 пересчетного устройства , соединен с тактовым входом элемента 3 пам ти, тактовым входом . первого триггера 4 и инверснь1м входом запис-и второго счетчика 5, информационные входы и выходы которого соединены соответственно с информационными выходами и входами элемента 3 пам ти, адресный вход которого соединен с выходом первого счетчика 2, инверсный импульсный счетный вход которого соединен с первым выходом элемента 1, задержки и вторым входом элемента ИЛИ 7,третий вход и выход которого соединены соответственно с вторым выходом элемента -1 задержки и импульсным счетным входом второго счетчика 5, вход сброса которого соединен с выходом второго триггера 6, установочный вход которого соединен с входом сброса первого счетчика 2, который  вл етс  входом 9 сброса пересчетного устройства , а выход переноса первого счетчика 2 соединен с вхоЛом сброса первого триггера 4.

Элемент пам ти может быть реализован на микросхеме оперативного запоминающего устройства (ОЗУ).

Пересчетное устройство работает следующим образом.

В  чейках ОЗУ элемента 1 пам ти хран т значени  декад счета пересчетного устройства. Дл  изменени  значени  этих декад служит счетчик 5. Счетчик 2 формирует последовательность адресов  чеек ОЗУ. В  чейке по нулевому адресу хран т младшую Декаду Делени . Счет начинаетс  с нулевого значени  кода счетчика 2. После поступлени  на счетчик 2 со счетного входа 8 устройства дес ти импульсов на выходе переноса счетчика 2 по вл етс  импульс, который устанавливает в нулевое состо ние триггер 4.Сигнал с выхода триггера 4 поступа  на элемент ИЛИ 7, раэрйпает формирование импульса суммировани  в счетчик 5, по которому осугцествл етс  прибавление единицы в младшую декаду ( чейку ОЗУ с нулевым адресом). При отсутствии переноса из этой декады триггер 4 устанавливаетс  в единицу и при последовательном считывании остальных дев ти  чеек содержимое не измен етс  . Отсчитав очередные деЬ ть импульсов, счетчик 2 снова формирует импульс переноса и к нулевой  чейке ОЗУ при

бавл етс  еще одна единица. В случае заполнени  нулевой  чейки на выходе счетчика 5 возникает импульс переноса , который не дает установитьс  в единицу триггеру 4, и единица прибавл етс  в следующую  чейку. При этом в нулевую  чейку записываетс  код нул . Этот процесс продолжаетс  до окончани  поступлени  импульсов или до по влени  высокого уровн 

0 на входе 9. Таким образом, в предлагаемом устройстве осуществл етс  начальна  установка (обнуление) устройства , пересчет числа импульсов, поступающих на вход 8 устройства, и хранение в ОЗУ результатов счета.

5

Дл  более подробного рассмотрени  работы устройства обратимс  к временным диаграммам, представленным на фиг. 2. Высокий уровень на входе начальной установки (временна  диа0 грамма 10) устройства обнул ет счетчик 2, блокиру  его работу, а следовательно , и работу всего устройства даже при наличии импульсов на его входе. 8 (временна  диаграмма 11).

5 Этот сигнал на входе. 9 устройства взводит триггер 6 в единичное состо ние , . высокий уровень с выхода котого обнул ет счетчик 5, за/треща  его работу. Работа устройства начинает0 с  в момент времени f с по влением фронта первого импульса на входе 8 / (после установки низкого уровн  на, входе 9). При этом между по влением низкого уровн  на входе 9 и фронтом

5 первого импульса на входе 8 счет- чик 2 и счетчик 5 наход тс  в нулевом состо нии,триггер 6 - в единичном , а триггер 4 может быть в произвольном состо нии. Передний фронт

0 первого счетного импульса, поступа  в момент i на тактовый вход триггера 4, взводит его в.единичное состо ние (если он сто л в нуле) или оставл ет его в состо нии логической единицы, поскольку на его информа5 ционнее входе в этот момент стоит высокий уровень с инверсного выхода цепи переноса счетчика 5, Высокий уровень с выхода триггера 4, поступа  на вход элемента ИЛИ 7, блокиру0 ет прохождение импульсов на счетный вход счетчика 5, поступающих с выходов элемента 1 задержки (фиг. 2 диаграмма 12). Кроме того, триггер 6 удерживает в нулевом состо нии счет5 чик 5, не разреша  его работу при по влении низкого уровн  на инверсном входе разрешени  параллельного занесени  этого счетчика.

По вление высокого уровн  на вхо0 де 8 разрешает запись в ОЗУ информации , поступающей на его информационные входы с информационных выходов счетчика5. Поскольку счетчик 2 и счетчик 5 сто т в нуле, в  чейку . ОЗУ с нулевьом адресом будут записаны

5

нули. По заднему фронту первого импульса , поступившего с первого выхода элемента 1 задержки (фиг. 2 диаграмма 12), счетчик 2 переключаетс  ИЗ нулевого состо ни  в первое.. При этом триггер 4 и триггер 6 наход тСЯВ состо нии логической единицы, а счетчик 5 в нулевом состо нии.

Аналогично проходит работа устройства при поступлении второго, третьего- и т.д. импульсов вплоть до дес того .. При этом, поскольку счетчик 5 по прежнему удерживаетс  в нулевом состо нии., то с по влением каждого очередного импульса на входе 8 устройства происходит занесение нул  в ОЗУ по очередному адресу. По Дес тому импульсу при наличии кода дев тки и высоком уровне на инверсном счетном входе счетчика 2 (фиг. 2 диаграмма 13) на инверсном выходе цепи переноса счетчика адреса 2 по вл етс  низкий уровень (фиг. 2 t- - t) , который,поступа  на нулевой вход тригге.ра 4, устанавливает его в состо ние логического нул , разреша  тем самым прохождение-импульсов через элемент ИЛИ 7. П.оложительный фронт выхода цепи переноса счетчика переводит триггер 6 (фиг. 2 диаграмма 14) в состо ние логического нул , разреша  тем самым работу счетчика 5 (фиг. 2, -1-4 ) Таким образом., по заднему фронту дес того импульса, поступившего с первого выхода элемента 1 задержки, счетчик 2 переключаетс  в нулевое состо ние. К этому моменту времени триггер 4 (фиг. 2 диаграм ма 15) и триггер 6 уже сто т в состо нии логического нул . Поэтому по низкому уровню сигнала на инверсном входе разрешени  параллельного занесени  счетчика 5 осуществл етс  занесение содержимого нулевой  чейки ОЗУ (содержимое нулевой  чейки в этот момент равно нулю) в счетчик 5. В следующий момент времени счетчик 5 переключаетс  по положите.льному перепаду импульса, поступающего с выхода элемента ИЛИ 7. Этот перепад формируетс  при переключении триггера 4 (фиг. 2 диаграмма 16), осуществл емого по положительному перепаду следующего (в. данном случае одиннадцатого ) импульса, поступающего на тактовый вход триггера 4 с входа 8 устройства. Таким образом, фронт счетного импульса будет формирован на выходе элемента ИЛИ 7 (фиг. 2 диаграмма 17) в момент времени, к которому на инверсном входе разрешени  параллельного занесени  счетчика 5 уже стоит высокий уровень, который преп тствует работе счетчика 5 в режиме счета,По высокому уровню этого импульса с входа 8 устройства осуществл етс  запись содержимого счетчика 5 в ОЗУ (в данном

случае в  чейку с нулевым адресом, фиг. 2 диаграмма 18) .. Переключение счетчика 2 происходит по отрицательному перепаду одиннадцатого импульса , поступающего с первого выхода элемента 1 задержки на счетный вход счетчика 2.

Работа устройства на следующих восьми тактах- в интервале времени t происходит аналогично, за исключением того, что импульсы на счетный вход счетчика 5 не поступают, поскольку их прохождение через элемент ИЛИ 7 блокирует высокий уровень на выходе триггера 4.

При поступлении на вх.од 8 устройства двадцатого, тридцатого и,т.д. импульсов ( при коде дев ть в счетчике 2) происходит прибавление единиц в счетчик 5 (аналогично тому, как это было ранее рассмотрено дл  Дес того импульса).

При считывании иэ очередной  чейки ОЗУ кода дев ть и занесени  его в счетчик 5 (фиг. 2 диаграмма 19 а также при наличии импульса на его счетном входе на инверсном выходе цепи переноса счетчика 5 по витс  низкий уровень(фиг. 2 диаграмма 20) В результате с приходом фронта очередного импульса на вход 8 устройства триггер 4 остаетс  в состо нии логического нул , разреша  прохождение импульса с выхода элемента ИЛИ 7 Поэтому при считывании из .ОЗУ к записи в счетчик 5 содержимого следующей  чейки (фиг. 2 t - t.., ° импульсу с выхода элемента ИЛИ 7 происходит прибавление единицы к содержимому счетчика 5, что эквивалентно переносу единицы в следующую декаду . Если в считанной  чейке ОЗУ хранилс  код дев ть , то с по влением импульса на счетном входе счетчика 5 на выходе его цепи переноса снова возникает перенос, аналогичный тому, как это уже описано выше. Таким обрс13ом, если, например, в семи  чейках ОЗУ подр д, начина  с нулевой, хранитс  код дев ть, то после занесени  содержимого нулевой  чейки ОЗУ в счетчик 5 и по влени  импульса на выходе элемен , та ИЛИ 7 триггер 4 будет находитьс  в состо нии логического нул  на прот жений .последующих семи с половиной тактов сигнала на входе 8 устройства .

Таким образом, в предлагаемом устройстве осуществл етс  начальна  установка (обнуление) устройств, в том числе ОЗУ, пересчет числа импульсов , поступающих на вход 8 и хранение результата счета.

Технико-экономическа  эффективность заключаетс  в том, что при увеличении коэффициента пересчета затраты оборудовани  увеличиваютс 

незначительно при высоком быстродействии .

Кроме того, в пересчетном устройстве не тратитс  дополнительного

времени на начальную установку, несмотр  на необходимость обнулени  ОЗУ с последовательным доступом к  чейкам.

8

О-г---

ff СГ

S С f 0-1Л

z

I

фг/. /

Claims (1)

1. ПЕРЕСЧЕТНОЕ УСТРОЙСТВО, содержащее элемент задержки, первый счетчик, элемент памяти, первый триггер, второй счетчик, второй триггер и элемент ИЛИ, первый вход которого соединен с выходом первого триггера, информационный вход которого соединен' с инверсным выходом переноса второго счетчика, а выход переноса первого счетчика соединен с входом сброса второго триггера, отличающееся тем, что, с целью повышения быстродействия, вход элемента задержки, который является входом пересчетного устройства, соеЛ динен с тактовым входом элемента памяти, тактовым входом первого триггера и инверсным входом записи второго счетчика, информационные входы и выходы которого соединены соответственно с информационными выхода ми и входами элемента памяти, адресный вход которого соединен с выходом первого счетчика, инверсный импульсный счетный цход которого сое динен с первым выходом элемента задержки и вторым входом элемента ИЛИ, третий вход и выход которого соединены соответственно с вторым выходом элемента задержки и импульсным счетным входом второго счетчика, вход сброса которого соединен с выходом второго триггера, установочный вход которого соединен с входом сброса первого счетчика, который является входом сброса пересчетного устройства, а выход переноса первого счетчика соединен с входом сброса первого триггера.

   с© сс сл