SU1524093A1 - Буферное запоминающее устройство - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в системах сбора, передачи и обработки данных, системах управлени . Цель изобретени  - расширение функциональных возможностей за счет обработки входной информации. Устройство содержит первый регистр 1, накопитель 2, второй регистр 3, первый триггер 4, первый элемент И 5, второй триггер 6, второй 7 и третий 8 элемент И, первый 9 и второй 10 счетчики, элемент ИЛИ 11, третий триггер 12, коммутатор 13, сумматор-вычитатель 14, третий регистр 15, первый 16, второй 17 и третий 18 элементы НЕ, шину 19 входной информации, шину 20 записи, шину 21 чтени , первую 22 и вторую 23 шины управлени , шину 24 кода числа циклов, шину выходной информации. Устройство может работать в режиме преобразовани  заносимой в накопитель информации или же в режиме без преобразовани . Управление режимом осуществл етс  при помощи сигналов, подаваемых на первую 22 и вторую 23 шины управлени . При подаче сигналов на обе шины на выходе элемента ИЛИ 11 независимо от состо ни  третьего триггера 12 имеетс  сигнал и, следовательно, третий регистр 15 находитс  в режиме обнулени , а сумматор-вычитатель 14 находитс  в режиме суммировани . При этом на выходах блока 14 и, следовательно, на информационных входах накопител  2 будет информаци . При отсутствии сигнала на шине 23 будет выполн тьс  преобразование информации. 1 ил.

Description

(Л

1, накопитель 2, второй регистр 3, парный триггер 4, первый элемент И 5, второй триггер 6, второй 7 н третий 8 элементы И, первьд 9 и второй 10 счетчики, элемент МЛН 11, третий триггер 12, коммутатор 13, сумматор- вычитатель 14, третий регистр 15, первьш 16, второй 17 и трегий 18 элеравл иие режимом осуществл етс  при помопд сигналов, подаваемых на первую 22 и вторую 23 шины управлени . При подаче сигналов на обе шины на выходе элемента ИЛИ 11 независимо от состо ни  третьего триггера 12 имеетс  сигнал и, следовательно, третий регистр 15 находитс  в режиме обнуле

менты НЕ, шину 19 входной информации, Q  , а сумматор-вычитатель 14 нахо- шину 20 записи, шину 21 чтени , первую 22 и вторую 23 шины управлени , шину 24 кода числа циклов, шину выходной информации. Устройство может работать в режиме преобразовани  за- 15 носимой в накопитель информации или же в режиме без преобразовани . Упдитс  в режиме суммировани . При это на выходах блока 14 и, следовательно на информационных входах накопител  2 будет информаци . При отсутствии сигнала на шине 23 будет выполн тьс  преобразование информации. 1 ил.

Изобрететге относитс  к вычислительной , в частности к запо- м1П1ающим устро1 ствам, и может быть использовано в системах сбора, передачи и обработки данных, системах управлени  .

Целью изобретени   вл етс  расширение функциональных возможностей за счет обработки входной информации.

На чертеже представлена структурна  схема буферного запоминающего устройства,

Устройство содержит первый регистр 1, накопитель 2, последовательно соединенный с ним второй регистр 3, первый триггер 4, соедииен1йр й с первым элементом И 5 и вторым триггером б, второй элемент И 7, выход которого соединен с входом установки в О первого триггера 4, третий элемент И 8, первый 9 и второй 10 счетчики, элемент ИЛИ 11, третий триггер 12, коммутатор 13. Кроме того, устройство содержит сумматор-вычитатель 14, вход1 1 первой и второй групп которого соединены соответственно с Выходами третьего 15 и первого 1 регистров, а выходы - с информационными входами накопител  2, первый элемент НЕ 16, включенный между выходом коммутатора 13 и входом си1гхронизации первого счетчика 9, второй элемент НЕ 17, включенный ме;кду выходом переполнени первого счетчика 9 и входом синхронизации второго счетчика 10, третий элемент НЕ 8,-включенный между выходом переполнени  второго счетчика 10 и входом установки в 1 первого

 , а сумматор-вычитатель 14 нахо-

дитс  в режиме суммировани . При этом на выходах блока 14 и, следовательно, на информационных входах накопител  2 будет информаци . При отсутствии сигнала на шине 23 будет выполн тьс  преобразование информации. 1 ил.

5

0

5

0

5

0

5

триггера 4. Информационные входы 1У устройства соединены с информационными входами первого регистра 1, вход 20 записи служит дл  подачи импульсов записи, а вход 21 чтени  - дл  подачи импульсов считывани . Первый 22 и второй 23 входы задани  режима устройства соединены соответственно с управл ющим входом сумматора-вы- читател  14 и с первым входом элемента ИПИ 11, информационные выходы 26 устройства соединены с выходами второго регистра 3, входы 24 задани  числа циклов устройства соединены с информационными входами второго счет- шка, выход 25 запрета записи устройства соединен с выходом первого элемента И 5.

Устройство работает следующим образом .

В исходном состо нии первый 4 и второй 6 триггеры наход тс  в единичном состо нии, а третий триггер 12 - в нулевом. При этом на управл ющем вхоле комьгутатора 13, входе задани  режима второго счетчика 10, входе установки в О второго регистра 3 и втором входе третьего элемента И 8, а значит, и на его выходе сигнал отсутствует , на выход коммутатора 13 разрешаетс  прохождение сигнала с входа 21 чтени , второй счетчик 10 находитс  в режиме записи кода числа цикгов, представленного в виде двоич- ногс инверсного, второй регистр 3 на- хоД1:тс  в режиме записи информации из ьсакопител  2, а накопитель 2 посто нно находитс  в режиме считывани 

5152409

информации из  чейки, адрес которой соответствует состо нию первот о счетчика 9. Поскольку накоиитель 2 находитс  в режиме считывани , то безразлично , кака  информаци  на его информационных входах, а следовательно, на входах первой и второй групп сум- матора-вычитател  14. Поскольку второй триггер 6 находитс  в единичном ю состо нии, то на первом входе второго элемента И-7 сигнал (Имеетс , а на втором входе первогб элемента И 6 и, следовательно, выходе 25 запрета записи сигнал отсутствует.15

При по влении импульса записи на входе 20 записи на выходе второго элемента И 7 также по вл етс  импульс , устанавливающий первый триг

гер А в нулевое состо ние по входу установки в О, третий триггер 12 в единичное состо ние по входу установки в 1, а первый счетч ик 9 - в нулевое состо ние по входу начальной установки. При этом на инверсном выходе первого триггера 4 по вл ет:  сигнал, который разрешает прохождение через коммутатор 13 импульсов с входа 20 записи, открывает третий элемент И 8 по второму входу и устанавливает второй триггер 6 в нулевое состо ние по входу установки в О, второй регистр 3 в режим обнулени , а второй счетчик 10 - в режим счета По вление сигнала на выходе третьего триггера 12 приводит к по влению СИ1- нала на выходе элемента ИЛИ 11 независимо от наличи  сигнала на втором входе 23 задани  режима устройства и следовательно, третий регистр 15 будет в режиме обнулени . Исчезновение сигнала на пр мом выходе второго, триггера 6 приводит к исчезновению сигнала на первом входе, а значит, и на выходе второго элемента И 7. Длительность импульса на выходе данного элемента определ етс , таким образом, суммар1й 1м временим задержки распространени  сигнала самого элемента, первого 4 и второго 6 триггеров.

По переднему фронту импульса записи производитс  запись входной информации в первый регистр 1 и, следовательно , она по вл етс  на входах второй группы сумматора-вычитател  14, на входы первой группы которого поступает информаци  с выходов третьего регистра 15, наход щегос  в режиме обнуле1ш . Кроме того, импульс запи

5

0

0

5

0

5

0

5

си, поступающий через коммутатор К и открытьш третий элемент И 8 на nxtin записи-чтени  накопител  2, усчакав-- ливает накопитель в режим записи информации , поступающей с выходов сумматора-вычитател  14, на врем , равное длительности данного импульса. По окончании импульса записи сигнал на выходе коммутатора 13 исчезает и, следовательно, накопитель 2 устанавливаетс  в режим считывани , а на выходе первого элемента НЕ 1 б формируетс  положительный перепад, по которому первый счетчик 9 увеличивает свое состо ние на единицу.

Таким образом по импульсу записи производитс  запись входной информации в  чейку накопител  2, адрес, которой соответствует состо нию первого счетчика 9, а по окончании данного импу.г1ьса - увеличение на единицу состо ни  первого счетчика 9 и, следовательно , адреса  чейки накопител  2.

При поступлении следующего 1гмпуль- са записи весь процесс записи и изменени  состо ни  первого счетчика 9 повтор етс .

При поступелнии К-го импульса записи , причем К 2, где N - разр дность первого счетчика 9, происходит запись инфopмaц rи в последнюю  чейку накопител  2, а на выходе переполнени  первого счетчика 9 вырабатываетс  отрицательный импульс, свидетельствующий об окончании первого цикла записи в накопитель. При этом второй триггер 6 не мен ет своего состо ни , так как удерживаетс  в нулевом состо нии сигналом с выхода первого триггера 4, а на выходе второго элемента НЕ 17 формируетс  положитель шли импульс , устанавливающий третий триг- нер 12 в нулевое состо ние, и по переднему фронту которого второй счетчик 10 увеличивает свое состо ние на единицу. Поскольку третий триггер 12 находитс  теперь в нулевом состо нии, то режим третьего регистра 15 определ етс  сигналом на втором входе 23 задани  режима устройства. При отсутствии сигнала на нем и, следовательно , на выходе элемента ИЛИ 11 третий регистр 15 находитс  в режиме записи информации, поступающей с выходов накопител  2, а при наличии сигнала в режиме обнулени . Причем запись производитс  по положительному перепаду .

7,1

Спрдующий цикл записи начинаетс  при поступлении очередного импульса на вход 20 записи. Причем процесс записи информации в каждую  чейку накопител  2 и изменени  состо ни  пер вого счетчика 9 аналогичны процессу в предыдущем цикле.

После поступлени  на вход синхронизации второго счетчика 10 числа им иу.чьсоп, соответствующего инверсному коду числа циклов, на его выходе пе- реиолиепи  формируетс  отрицательный имиульс, свидетельствующий о выполне ШП1 заданного числа циклов записи в накопитель и поступающий на вход третьего элемента НЕ 18. На выходе данного злемеита формируетс  положи- тельныГ имиульс, устанавливающий первый триггер 4 в единичное состо ние по входу установки в 1. Нри этом исчезает сигнал па инверсном выходе дапиого триггера и, следовательно, разрешаетс  прохождение через коммутатор 13 импульсов с входа 21 считывани , производитс  блокировка третьего элемента И 8 по второму входу и установка второго регистра 3 в режим записи 1И формацип из пакопител  2, а второго счетчика 10 - в режим записи кода числа циклов. По вление сигнала на пр мом выходе первого триггера 4 приводит к по влению сигнала на ин- формациоштом входе второго триггера 6 и иа В1 1ходе первого злемента И 5, так как второй триггер 6 по-прежнему паходитс  в кулевом состо нии.

Таким образом, после.окончани  за числа циклов записи устройство переходит в режим выдачи содержимого накопител  2 на информационные выходы 26 через второй регистр 3, а па вьп.оде 25 запрета записи по вл етс  сигиал. Первый счетчик 9 при этом находитс  в нулевом состо нии, а им- пульс 1 записи не могут переключить первы тригг ер 4, поскольку второй элемент И 7 закрыт по первому входу.

При по влении импульса считывани  на входе 21 чтени  на выходе коммутатора 13 также по вл етс  импульс, по переднему фронту которого происходит запись во второй регистр 3 и, следовательно , по вление на информационных выходах 26 устройства содержимог  чейки 1акопител  2 с адресом, соответствующим состо нию первого счетчика 9. По окончании импульса считывани  на выходе первого злемента НЕ

10

0

5

4093

8

16 формируетс  положительный перепад, по которому первый счетчик 9 увеличивает свое состо ние на единицу, что приводит к изменению адреса  чейки накопител  2. Сам накопитель находитс  в режиме считывани , так как третий элемент И 8 закрыт по второму входу. При поступлении следующего импульса считывани  процесс по влени  содержимого  чейки накопител  2 и последующего изменени  состо ни  пер- BOFC счетчика 9 повтор етс .

По окончании последовательной вы- г дачи на информационные выходы 26 со0

5

0

5

0

5

держимого всех  чеек накопител  2 на выходе переполнени  первого счетчика 9 вырабатываетс  отрицательный импульс . По положительному перепаду данного импульса второй триггер 6 устанавливаетс  в единичное состо ние, так как на его информационном входе сигнал имеетс , а на выходе установки Б О отсутствует. При этом на пр мом выходе данного триггера по вл етс  сигнал, открывающий второй элемент И 7, а на инверсном выходе сигнал исчезает , что приводит к исчезновению сигнала на выходе 25 запрета записи.

После однократной выдачи всего содержимого накопител  2 на информационные выходы 26 возможна либо повторна  выдача при поступлении импульсов считывани , либо переключение устройства в режим записи (который бьш описан) при поступлении импульсов записи.

Устройство может работать в режиме преобразовани  заносимой в накопитель 1П1формации или же в режиме без преобразовани . Управление режимом ос ществл етс  при помощи сигналов, подаваемых на первый 22 и второй 23 входы задани  режима устройства. При подаче сигналов на оба входа на элемента 1-ШИ 1 1 независимо от состо ни  третьего триггера 12 имеетс  сигнал, и следовательно, третий регистр 15 находитс  в режиме обнулени , а сумматор-вычитатель 14 находитс  в режиме суммировани . При этом на выходах сумматора-вычитател  14 и на информационных входах накопител  2 будет информаци , поступающа  с выходов первого регистра 1. При отсутствии сигнала на втором входе 23 задани  режима будет выполн тьс  преобразование информации. Причем при наличии сигнала на первом входе 22

задании режима будет производитьс  .суммирование входной информации с содержимым накопител  2, а при отсутг ствии - вычитание.

Claims (1)

1. Формула изобретени 

   Буферное запоминающее устройство, содержащее коммутатор, первый и второй регистры, первый, второй и третий триггеры, накопитель, первый, второй и третий элементы И, первый и второй счетчики, элемент ИЛИ, информационные входы первого регистра  вл ютс  информационными входами устройства , вход синхронизации первого регистра  вл етс  входом записи устройства , выходы накопител  соединены с информационными входами второго регистра, выходы которого  вл ютс  информационными выходами устройства, выход второго элемента И соединен с входом установки в О первого триггера , пр мой выход которого соединен с первым входом первого элемента И,

   инверсный выход первого триггера соединен с входом установки в

   О

   второго триггера, отличающеес  тем, что, с целью расширени  функциональных возможностей за счет обеспечени  обработки входной- информации, в него введены сумматор- вычитатель, третий регистр, первый, второй и третий элементы НЕ, входы первой группы сумматора-вычитател  соединены с выходами третьего регистра , информационные входы которого соединены с выходами накопител , входы второй группы сумматора-вычитател  соединены с выходами первого регистра , управл ющий вход сумматора-вычитател   вл етс  первым входом задани  режима устройства, выходы сумматора-вычитател  соединены с информационными входами накопител , адресные входы которого соединены с выходами первого счетчика, первый информационный вход коммутатора соединен

   0

   5

   0

   5

   0

   5

   с входом синхронизации первого региг стра и вторым входом второго элемента И, второй информационный вход коммутатора  вл етс  входом чтени  устройства , выход коммутатора соединен с входом первого элемента НЕ, входами сш«ронизации второго и третьего регистров и первым входом третьего элемента И, выход которого соединен с входом записи-чтетг  накопител , вход синхронизации первого счетчика соединен с выходом первого элемента НЕ, вход начальной установки первого счетчика соединен с выходом второго элемента И и входом установки в 1 третьегб триггера, выход переполнени  первого счетчика соединен с входом второго элемента НЕ и входом синхронизации второго триггера, пр мой выход которого соединен с первым входом второго элемента И, инверсный выход второго триггера соединен с вторым входом первого элемента И, выход второго элемента НЕ соединен с входом синхронизации второго счетчика и входом установки в О третьего триггера, выход которого соединен с вторым входом элемента ИЛИ, первый вход которог О  вл етс  вторым входом задани  режима устройства, выход элемента ИЛИ соединен с входом установки в О третьего регистра, инверсный выход первого триггера соединен с управл ющим входом коммутатора , вторым входом третьего элемента, И, входом установки в О второго регистра и входом задани  режима второго счетчика, информационные входы которого  вл ютс  входами задани  числа циклов, выход переполнени  второго счетчика соединен с входом третьего элемента НЕ, выход которого соединен с входом установки в 1 первого триггера, пр мой выход которого соединен с информационным входом второго триггера, выход первого элемента И  вл етс  выходом запрета записи устройства.