SU1679480A1

SU1679480A1 - Устройство дл вывода информации

Info

Publication number: SU1679480A1
Application number: SU894730494A
Authority: SU
Inventors: Сергей Григорьевич Диденко
Original assignee: Предприятие П/Я Г-4135
Priority date: 1989-08-18
Filing date: 1989-08-18
Publication date: 1991-09-23

Abstract

Изобретение относитс к вычислительной технике Цель изобретени - повышение быстродействи устройства за счет уменьшени в нем времени прохождени сигнала считывани . Дл этого в устройство, содержащее регистры 1, 2. триггеры 3, 6, элемент 4 И и элемент задержки 5, введены элемент И 7 и элемент ИЛИ 8 Устройство обеспечивает прием входной информации и выдачу ее на выход в зависимости от тактового сигнала и сигнала считывани 1 ил.

Description

0

о XJ

о

Јь 00

ю

Изобретение относитс к вычислительной технике и предназначено дл вывода информации с запоминающих устройств.

Целью изобретени вл етс повышение быстродействи устройства.

На чертеже приведена схема предлагаемого устройства.

Устройство содержит первый 1 и второй

2регистры, первый триггер 3, первый элемент И 4, элемент 5 задержки, второй триггер 6, второй элемент И 7 и элемент ИЛИ 8.

Устройство работает следующим образом .

Предполжим, что в исходном состо нии регистры 1 и 2 и триггеры 3 и 6 наход тс в нулевом состо нии. Во всех точках схемы присутствуют низкие уровни напр жени .

Сигналы информации поступают на информационные входы регистра 1, Одновременно тактовый сигнал поступает на вход записи регистра 1, на первый вход триггера

3и на первый вход элемента И 7. При этом информаци записываетс в регистр 1, а триггер 3 устанавливаетс в единичное состо ние и высокий уровень напр жени с его выхода поступает на второй вход элемента И 4. На выход элемента И 1 тактовый сигнал не проходит, так как на втором входе элемента И 7 присутствует низкий уровень напр жени , поступающий с выхода триггера 6.

Таким образом, устройство перешло в состо ние ожидани сигнала считывани . Сигнал считывани поступает на первый вход элемента И 4, который пропускает его на свой выход, и на первый вход триггера 6, устанавлива его в единичное состо ние, С выхода элемента И 4 импульс записи через элемент ИЛИ 8 поступает на вход записи регистра 2 и на вторые входы триггеров 3 и 6. В результате информаци из регистра 1 переписываетс в регистр 2, поступа на выходы устройства, а триггеры 3 и 6 устанавливаютс в исходное состо ние - нулевое.

Таким образом, врем прохождени сигнала считывани от входа устройства до входа записи регистра 2 равно суммарному времени задержки элементов И 4 и ИЛИ 8.

В устройстве возможен также режим работы, при котором импульс считывани поступает на вход устройства ранее, чем тактовый сигнал от ЗУ. В этом случае импульс считывани поступает на первый вход элемента И 4 и первый вход триггера 6, устанавлива его в единичное состо ние. На выход элемента И 4 импульс считывани не

проходит, так как на втором входе элемента И 4 присутствует низкий уровень напр жени , поступающий с выхода триггера 3, С приходом от ЗУ тактового сигнала, поступающего на вход записи регистра 1, на первый

пход триггера 3 и на первый вход элемента И 7, информаци от ЗУ записываетс в регистр 1, триггер 3 устанавливаетс в единичное состо ние, а тактовый импульс через элемент И 7, элемент задержки и элемент

ИЛИ 8 поступает на вход записи регистра 2 и на вторые входы триггеров 3 и 6. На информационных входах регистра 2 к этому моменту (за счет элемента задержки) установилась информаци , записанна в регистр 1.

Информаци из регистра 1 переписываетс в регистр 2 и поступает на выходы устройства , а триггеры 3 и 6 устанавливаютс в исходное нулевое состо ние.

Claims

Формула изобретени

Устройство дл вывода информации, содержащее первый и второй регистры, первый и второй триггеры, первый элемент И, элемент задержки, информационные входы первого регистра вл ютс информационными входами устройства, выходы первого регистра соединены с информационными входами второго регистра, выходы которого вл ютс выходами устройства, первый вход первого триггера вл етс тактовым

входом устройства, отличающеес тем. что, с целью повышени быстродействи , в устройство введены второй элемент И, элемент ИЛИ, причем первый вход второго элемента И соединен с входом записи первого

регистра и тактовым входом устройства, первый вход второго триггера - с первым входом первого элемента И и вл етс входом считывани устройства, выход первого триггера подключен к второму входу перво5 го элемента И, выход которого соединен с первым входом элемента ИЛИ, выход которого соединен с вторыми входами первого и второго триггеров и входом записи второго регистра, выход второго триггера под0 ключей к второму входу второго элемента И, выход которого через элемент задержки соединен с вторым входом элемента ИЛИ.