SU1177818A1

SU1177818A1 - Устройство для ввода-вывода информации

Info

Publication number: SU1177818A1
Application number: SU843707215A
Authority: SU
Inventors: Galina V Gromova; Aleksandr A Chudov
Original assignee: Galina V Gromova; Aleksandr A Chudov
Priority date: 1984-01-06
Filing date: 1984-01-06
Publication date: 1985-09-07

Description

Изобретение относится к вычислительной технике и предназначено для использования в асинхронных вычислительных системах.

Целью изобретения является повы- $ шение быстродействия устройства.

На чертеже представлена структурная схема устройства.

Устройство для ввода-вывода информадии содержит выход 1 разрешения ввода информации, вход 2 запроса на ввод информации, вход 3 признака ввода информации, адресный вход 4 канала ввода, информационный вход 5, выход 6 признака вывода информации, адресный вход 7 канала вывода, информационный выход 8, вход 9 признака вывода информации, вход 10 признака конца вывода информации, первый 11 и второй 12 блоки памяти, четвертый элемент И 13, первый 14 и второй 15 триггеры, третий 16 и пятый 17 элементы И, четвертый 18 и третий 19 триггеры, первый элемент ₂5 И-НЕ 20, первый 21, шестой 22, второй 23, девятый 24 и седьмой 25 элементы И, второй элемент И-НЕ 26, восьмой элемент И 27, третий .элемент И-НЕ 28, первый 29 и второй 30 коммутаторы и блок 31 элементов ИЛИ.

Устройство для ввода-вывода информации работает следующим образом.

2

В начальный момент производится установка триггеров 14, 15, 18 и 19 в нулевое состояние (цепи установки не показаны), при этом на выходе элемента И-НЕ 20 формируется единичный потенциал, разрешающий ввод информации, а на выходах элементов И 21-25 и 27 - нулевой потенциал.

На втором входе элемента И 13 формируется единичный потенциал, а на втором входе элемента И 16 - нулевой. Процесс' ввода информации начинается с установки на входе 2 запроса ввода информации единичного потенциала, поступающего на информационный вход триггера 14. С некоторой задержкой на вход 3 поступает импульс, устанавливающий триггер 14 в единичное состояние, при этом на выходе элемента И 21 формируется единичный потенциал, поступающий на вход записи в блок 11 памяти. На выходах элементов И 23-25 и 27 попрежнему имеет место нулевой потенциал. На вход 4 начинаетпоступать код адреса, информация поступает на вход 5, при этом адрес поступает только через элемент коммутатора 29 на адресный вход блока 11 памяти, в который и записывается информация с входа 5. После ввода первого слова информации на входе 4 устанавливается адрес следующего слова, а на выходе 5 - следующее слово информации и т.д.

з 1177818 4

Таким образом, происходит последовательный ввод массива информации в блок 11. В момент окончания ввда,чи массива информации на входе 2 формируется нулевой перепад, который 5 приводит к формированию нулевого > потенциала на выходе элемента И 21, который снимает режим записи в блок 11. Кроме того, данный перепад поступает на выход 5 и разрешает ви- ' 10

вод информации из блока памяти. Во время вывода информации на входе 9 вырабатывается единичный потенциал, который призодит к формированию единичного сигнала на выходе элемента 15 И 25, устанавливающего режим чтения в блок 11 и разрешающего поступление адреса считываемой ячейки через коммутатор 29 на адресный вход блока 11. Путем последовательной установки на 20 входе 7 адресов на выход 8 поступают считываемые слова информации. В момент окончания вывода информации на входе 9 формируется нулевой потенциал, а на входе 10 - короткий импульс,25 при этом снимается режим вывода и происходит установка триггера 14 в нулевое состояние. В этом случае с приходом следующего требования ввода на входе 2 производится аналогии- 30 ная запись массива информации в блок 11 памяти.

Если требование ввода на вход 2 приходит во время чтения данных из блока 11, то ввод очередного массива информации осуществляется в блок 12, так как после установки единичного потенциала на входе 2 в момент прихода импульса на вход 3 осуществляется установка в единичное состояние триггеров 18 и 15, так как на информационных входах данных триггеров имеют место единичные потенциалы, а триггер 14 по-прежнему находится в единичном состоянии, так как импульс с входа 3 через элемент И 13 не поступает на счетный вход данного триггера.

На выходе элемента И 23 сформируется единичный потенциал, уста- ₅₀навливающий режим записи в блок 12 и разрешающий поступление кода адреса с входа 4 через коммутатор 30 на

адресный вход блока 12 памяти. Установка триггеров 15 и 18 в единичное состояние не нарушит процесса чтения данных из блока 11, так как на выходах элементов И 22 и 25 по-прежнему имеет месуо единичный потенциал. Если в блок 12 запись массива данных закончится раньше < окончания чтения данных из блока 11, то на выходе элемента И-НЕ 20 сформируется нулевой потенциал, который запретит ввод следующего массива информации до момента окончания чте — ния данных из блока 11 и установки триггеров 14 и 15 в нулевое состояние, который осуществляется путем подачи короткого импульса на вход 10, В общем случае ввод массива информации осуществляется в блок 11, если оба блока памяти к моменту прихода требования ввода по входу · 2 свободны (триггеры 14, 15, 18и 19до прихода импульса на входе 3 находятся в нулевом состоянии) или, когда блок 12 занят, а блок 11 свободен (до прихода импульса на входе 3 триггер 18 на)ходится в единичном состоянии, а триггеры 14, 15 и 19 - в нулевом).

Запись в блок 12 осуществляется только при условии занятости блока 11 в момент установки единичного сигнала на входе 2 (до прихода импульса на входе 3 триггер 14 находится в единичном состоянии, остальные триггеры - в нулевом). Если оба блока памяти заняты, то триггеры 14 и 18 находятся в единичном состоя^ нии и на выходе 1 формируется нулевой сигнал, запрещающий ввод следующего массива информации.

Аналогично в зависимости от состояния триггеров 14, 15, 18 и 19 при формировании признака на выходе 6 осуществляется чтение данных из соответствующего блока памяти.

В таблице приведены потенциалы на входах 2, 3, 9 и 10, выходе 1 устройства, на выходах триггеров 14, 15, 18 и 19 элементов И-НЕ 20, 26, и 28, элементов И 21-25 и 27_#характеризующие процессы записи и чтения в блоки 11 и 12 памяти.

1177818

6

Исходное

состояние

ООО

Ввод

Запись в блок 11

0 0 0 10 1

То же О

Запись

в блок 12 О

То же

0 10 1

Вывод

Чтение из блока 11

То же

Чтение из блока 12

То же )

1 0 0 1.

о х χ· 1

1 X X 1

0 X X 1

0 1 0. О

0 111

0 0 0 1

0 10 1

О 10 10

О 0 1X0

О 10 0 0

1 0X00

0 110 1

1 1 10 1

10 11 1

10 112

Запрет

записи

Примечание. X- проузвбльное состояние

1177818

Claims

УСТРОЙСТВО ДЛЯ ВВОДА-ВЫВОДА ИНФОРМАЦИИ, содержащее первый и второй блоки памяти, два- коммутатора, четыре элемента И, блок элементов ИЛИ, причем выходы первого

и второго блоков памяти соединены соответственно с первым и вторым входами блока элементов ИЛИ, выход которого является информационным выходом устройства, отличающееся тем, что, с целью повышения быстродействия, оно дополнительно содержит три элемента И-НЕ, пять элементов И и четыре триггера, причем вход запроса на ввод информации устройства соединен с информационным входом первого триггера, с первыми входами первого, второго и третьего элементов И и является выходом разрешения вывода информации устройства, вход признака ввода информации устройства соединен с первыми входами четвертого и пятого элементов И и с входами синхронизации второго и третьего триггеров, адресный вход канала ввода устройства соединен с первыми информационными входами первого и второго коммутаторов, вторые информационные входы которых подключены к адресному входу канала вывода устройства, информационный вход устройства соединен с информационными входами первого и второго блоков памяти, выход четвертого элемента И соединен с входом синхронизации первого триггера, нулевой выход которого соединен с вторым входом четвертого элемента И, единичный выход первого' триггера соединен с вторыми входами первого и третьего элементов И, с первым входом шестого элемента И, с первым входом первого элемента И-НЕ и с информационным входом второго триггера, вход установки в "0" которого соединен с входом установки в "О" первого триггера и с выходом второго элемента И-НЕ, первый вход которого соединен с выходом шестого элемента И, с первым входом седьмого элемента И, второй вход которого соединен с первым

входом восьмого элемента И и явлТ- . ется входом признака вывода информации устройства, нулевой выход второго триггера соединен с первым входом девятого элемента И и с третьим входом первого элемента И, выход которого соединен с входом записи первого блока памяти и с первым управляющим входом первого коммутатора, второй управляющий вход которого соединен с входом чтения первого блока памяти и с выходом седьмого элемента И, выходы третьего и пятого элементов И соединены соответственно с информационным входом четвертого триггера и с входом синхронизации четвертого триггера, вход установки в ”0" которого соединен с входом установки

в "О" третьего триггера и с выходом третьего элемента И-НЕ, нулевой выход четвертого триггера соединен с вторым входом пятого элемента И, единичный выход четвертого триггера соединен с вторым входом первого элемента И-НЕ, с информационным входом третьего триггера и с вторыми входами девятого и второго элементов И, нулевой выход третьего триггера соединен с вторым входом шестого элемента И и с третьим входом второго элемента И, выход которого соединен с входом записи второго блока памяти и с первым управляющим входом второго коммутатора, второй управ1177818

ляющий вход которого соединен с входом чтения второго блока памяти и с выходом восьмого элемента И, второй вход которого соединен с выходом девятого элемента И и с первым входом третьего элемента И-НЕ, второй вход которого соединен с вторым входом второго элемента И-НЕ и является входом признака конца вывода информации устройства, выходы первого и второго коммутаторов соединены с адресными входами соответственно первого и второго блоков памяти, выход первого элемента И-НЕ является выходом разрешения ввода информации устройства.

1