SU1495804A1

SU1495804A1 - Устройство дл управлени обращением к общей пам ти

Info

Publication number: SU1495804A1
Application number: SU874331289A
Authority: SU
Inventors: Анатолий Иванович Беляков
Original assignee: Предприятие П/Я А-3756
Priority date: 1987-11-23
Filing date: 1987-11-23
Publication date: 1989-07-23

Abstract

Изобретение относитс к вычислительной технике и может быть использовано при построении общей оперативной пам ти многомикромашинных вычислительных систем. Целью изобретени вл етс расширение области применени устройства за счет расширени адресного пространства общего пол пам ти. Устройство содержит контроллеры 1₁ - 1_N пам ти, блоки 2₁ - 2_м выборки, блоки 3₁ - 3_м пам ти, магистрали 4 управлени и 5 адреса/данных и имеет управл ющие выходы 8₁ - 8_м и адресные выходы 9₁ - 9_м. 10 ил., 1 табл.

Description

4

СО

сд

00

о

4

3149

Изобретение относитс к вычислительной технике и может быть использовано при построении общей оперативной пам ти блочного типа большой информационной ем1сости многомикрома- шинных вычислительных систем.

Целью изобретени вл етс расширение области применени за счет рас пшнени адресного пространства об- щего пол пам ти.

На фиг. 1 изображена схема устройства; фиг.2 - функциональна схема контроллера пам ти; на фиг.З - пример реализации функпиор альной схемы-блока выделе ни сигнала обращени ; на фиг,4 - пример реализации функциональной схе:мы первого блока записи адреса пам ти; на фиг,5 - пример регшизации налъной схемы шифратора; на фиг,6 - функциональна схема формировател адреса активизации пам ти; на фиг,7 - пример реализации функциональной схемы одновибратор1а; на фиг,8 - пример реализации функциональной схемы блока арбитража и схема их соединени ; на фиг,9 - пример реализации функциональной схемы блока управлени обменом; на фиг,10 - пример реализации блока ЕЪ1борки,

Устройство соде;ржит () контроллеры 1 1 - 1 п , блоки 2 - 2. выборки, блоки 3 пам ти, магистрали управлени 4. и адреса/данных 5 пам ти устройстЕ;а, первый п-й управл ющие входы-выходы 6 - бр, первый входы-выходы адреса/данных 7 1 - 7„5 первьй т-й управл ющие выходы 8 - 8f, первый т-й адрес- ные выходы 91- 9, Каждый i-й контроллер пам ти 1; имеет первый 10 j и второй lii управл ющие входы-выходы , первый 12 и второй 13) входы- выходы адреса/данных, управл ющие входы 14 и выход 15;,

Каждый j-й блок выборки 2 j имеет управл гощий вход-выход 16;, нход адреса/данных 57;, управл ющий и адресный выходы, ;вл ющиес соответственно j-и упр-авл ющим 8 / и адресным 9; выходами устройства.

Каждый j.-й блок 3 пам ти имеет вход 18 разрешени : работы, адресный вход 19-5 управл :ющий вход-выход 20;, вход-выход адреса/данных 21 .,

Контроллер 1 ПЕ.м ти содержит (фиг.2) первый 22 и второй 23-блоки записи адреса страницы пам ти, ре

Q

з 0 5 0

5 0

5

0

гистры 24 и 25 адреса страницы пам ти , схему 26 сравнени , формирователь 27 адреса активизации пам ти, блок 28 вьщелени сигнала обращени , блок 29 арбитража, шифратор 30, регистр 31 адреса, двунаправленный коммутатор 32, одновибратор 33, коммутатор 34, триггер 35, блок 36 управлени обменом, элементы И 37 и 38, Первый блок 22 записи адреса страницы пам ти имеет первый 39 и второй 40 входы управ; ени , адресный вход 41, первый 2 и второй 43 выходы управлени .

Второй блок 23 записи адреса страницы пам ти имеет первый 44 и второй 45 Входы управлени , адресный вход 46, выход 47 управлени . Блок 28 выделени сигнала обращени 28 имеет .адресный вход 48, управл ющий вход 49, управл ющий выход 50,

Блок арбитража 29 имеет первый 51 и второй 52 входы, первый 53 и второй 54 выходы.

Шифратор 30 имеет первый 55 и второй 56 входы, выход 57,

Одновибратор 33 имеет первый 58 четвертый 61 входы и выход 62, Блок 36 управлени обменом имеет первый 63 и второй 64 входы, вход команды 65, первый 66 - п тый 70 выходы.

Первый блок 22 записи адреса страницы пам ти (фиг,4) содержит дешифратор 71 адреса активизации, триггер 72, элемент И 73, элемент согласовани с магистралью 74, Второй блок 23 записи адреса страницы пам ти имеет функциональную схему, подобную изображенной на фиг,4, При этом первый 44 и второй 45 входы управлени , адресный вход 46 и выход 47 управлени блока 23 соответствуют первому 39 и второму 40 входам управлени , адресному входу 41 и второму выходу 43 управлени блока 22, В блоке 23 также отсутствует элемент согласовани с магистралью 74, На фиг,4 входы и выходы блока 23 указаны в скобках.

Блок 28 выделени сигнала обращени (фиг,3) содержит дешифратор 75, элемент И 76,

Шифратор 30 (фиг,5) содержит первый 77 и второй 78 элементы НЕ, первый 79 и второй 80 элементы И, первый 81 и второй 82 элементы ИЛИ,

Формирователь 27 адреса активизации пам ти (фиг,6) содержит К элементов И 83,- 83|, первые входы котрых в зависимости от кода адреса активи;зации подключены к шине нулевого либо единичного потенциала, а вторые входы объединены и вл ютс входом разрешени считывани формировател . Выходы элементов И 83 - 83ц подключены к соответствующим шинам выхода формировател 27.

Одновибратор 33 (фиг.7) содержит первый 84 и второй 85 элементы ИЛИ, первый 86 и второй 87 формирователи импульса, в качестве которых может, например, использоватьс микросхем К1ЗЗАГЗ,.конденсаторы С и сопротивлени R,.предназначенные дл задани длительности импульса. Блок 29 арбитража (фиг.8) содержит элемент НЕ 88, элемент 89 задержки, тригге 90, элемент И 91 .

Блок 36 управлени обменом (фиг.9) содержит триггер 92, генератор 93, счетчик 9А, регистр 95 инструкции , дешифратор 96,

Блок 2 выборки (фиг.10) содержит дешифратор 97, регистр 98 адреса страницы пам ти, первый 99 и второй 100 триггеры, первый 101 и второй 102 элементы И, схему 103 сравнени на шинах первого входа 104 которой задан код адреса А блока 3 пам ти , подключенного к данному блоку выборки.

Вход элемента НЕ 88 блока арбитража 29., вход щего в состав первого контроллера 1, подключен к второму входу 52, этого блока, выход - к входу элемента 89 задержки и входу записи триггера 90,. Элементы НЕ 88 остальных блоков арбитража не подключены и введение их обусловлено требованием унификации, вторые входы 52 этих блоков непосредственно подключены к входам элементов 89 задеркжи и входам записи триггеров 90.

Устройство работает следующим образом.

Рассмотрим работу устройства в режиме активизации страницы пам ти и в режиме обращени по одному из адресов активизированной страницы пам ти (работа устройства рассматриваетс на примере обработки запросов по одному из каналов обмена, номера элементов которого и названи канальных сигналов управлени на гайках первого управл ющего входы-выxciAbi контроллера отмечены зншсом +, а нггзванм канальных сигналов управлени на шинах второго уггравлпющего входы-выходы контроллера знаком ) . Реж(-1м активизации страницы пам ти необходим дл расширени адресного пространства микро-ЭВМ, подключаемой к каналу обмена устро1 ства. Под страницей пам ти будем понимать набор из 2 последовательных адресов любого , из блоков 3 пам ти, где К - разр дность адреса обращени микро-ЭВМ. Предполагаетс , что каждый блок 3

о Р

пам ти содержит / страниц пам ти, где 1 - разр дность адреса страницы А р„ внутри блока пам ти. Следовательно , полный адрес страницы пам ти А.

0

может быть разбит на две части:

г log m старших разр дов, опреде0

л ющих адрес А блока пам ти и 1 младших разр дов, определ ющих адрес А,п5 страницы пам ти внутри блока. Активизаци страницы пам ти произво- 5 дитс в два этапа. На первом этапе процессор микро-ЭВМ обращаетс по некоторому адресу активизации А из области адресов регистров внешних устройств с записью кода А п активизируемой страницы пам ти.

Дл микро-ЭВМ типа Электроника- 60 область адресов регистров внешних устройств имеет емкость 4 (; слов и занимает .адреса с 160000g- 177776g в ее адресном пространстве.

Дл конкретности дальнейшего изложени предполагаетс , что в устройстве каналы обмена с микро-ЭВМ (управл ющие входы-выходы 6 и входы-выходы адреса/данных 7 устройства) и внутренний канал обмена с блоками пам ти (магистрали 4 управлени и адреса/данных 5 пам ти) типа канала обмена микро-ЭВМ Электроника-60. Причем канальные сигн алы управлени поступают по следующим шинам управ- ЛЯЮ1ДИХ входов-выходов 6, магистрали 4 управлени , первых 10 и вторых 11 управл ющих входов-выходов контроллеров 1: .

5

0

5

0

6,, 4„ 10,, 11

5

. .,

10

3

10

г. Ч

п.

3

- сигнал признака обращени (СИА); сигнал признака ответа (СИП); сигнал признака считывани информации (ввод);

5

Ч

7 П.

64 4 ч сигнал признака записи ин1}юрмации (вывод);

10,5-, 11 5 - сигнал признака записи байта (байт) (индекс i онущен).

Код А OIH,. через адресньй вход 4 Г первого блока 22 записи адреса страницы пам ти 22 поступает на вкод его дешифратора адреса активизации 7 (фиг.4). При опознавании кода единичный сигнал с выхода дешифратора 71 подаетс на информационный вход триггера 72., на вход записи которого через первый вход управлени ЗЯ в соответствии с временной диаграммой канального цикла ; обмена микро-ЭВМ поступает по шине 10 первого управл ющего входа-выхода 10 сигнал СИЛ, По сигналу CI-IA производитс установка триггера 72 в единичное состо ние, единичный сигнал с пр мого выхода которого поступает на первый вход элемента И 73, При поступлении на второй вкод элемента И- 73 через второй вход управлени 40 блока 22 по шине 10 ка.нального сигнапа признака записи информации Вывод на его выходе возникает сигнал, который через элемен согласовани с магистралью 74, первый выход управлени 42 выдаетс на шину 10 в ваде сигнала ответа СИП и через второй выход управле- - ни 43 - на вход записи первого регистра адреса с:траницы пам ти 24 и в него заноситс код А ел с первого входы-выходы адреса/данных 12 контроллера. На этом первый этап активиза1;ии страницы пам ти заканчиваетс ,

Необходимость проведени второго этапа определ етс в процессе первого обращени микро-ЭВМ по одному из адресов активизируемой страницы пам ти.

Pacc ютpим работу устройства во втором релшме при обработке первого обращени со считы занием информации к активизируемой странице пам ти, если ее адрес е совпадает с адресом активной в насто щий момент страницы пам ти.

В режиме обращ(ни микро-ЭВМ по одному из активизирован495804

ной страшщы пам ти код адреса обра- и1ени АО через соответствующие пгины первого входы-выхода адреса/данных 12 контроллера 1 поступает на адресный вход 48 блока 28 выделени сигнала обращени и информационный вход регистра 31 адреса, куда заноситс по сигнал СИА с

10

Дешифратор 75 блока

шины 28

5

0

5

0

5

0

5

0

5

(фиг.З) осуществл ет декодирование адреса А, и в случае его принадлежности к зоне адресов пам ти единичный сигнал с егЬ выхода поступает на первый вход элемента И 76, разреша прохождение с управл ющего входа 49 блока на его управл ющий выход 50 и далее на первый вход 51 блока арбитража 29 сигнала СИА Совокупность блоков 29 т - 29 . арбитражей вход щих в состав контроллеров 1, - 1 (фиг.8), осуществл ет разрешение конфликтных ситуаций при одновременном обращении к блокам 3 пам ти нескольких микро-ЭВМ. Работа кх осуществл етс следующим образом. При отсутствии сигналов СИА на первых входах 51 присутствует низкий уровень сигнала. При этом триггеры 90 удерживаютс в нулевом состо нии, на вторые входы элементов И 9) с инверсных выходов триггеров 90 поступают сздиничные сигналы, и в цепи из элемента НЕ 88,, элементов 89 задержки и элементов И 91 - 91 возникают колебани , продолжающиес до тех пор, пока на одном из первых входов 51, например 51,. , ке по витс единичных сигнал обращени . В этом случае триггер 90-,, на информационный вход которого поступил еди- сигнал обращени , опрокинетс ближайщим по времени положительным фронтом сигнала колебаний, поступающим на его вход записи. При этом нулевой сигнал с инверсного выхода триггера 90; блокирует д, 1льнейшее распространение сигналов колебаний. Элемент 89 задержки обеспечивает згщержку распространени этих сигналов на врем переключени триггера. Единичный сигнал с пр мого выхода триггера 90 поступает на второй выход 54, сигнализиру о фиксации сигнала СИА; i-ro канала. При поступлении сигналов СИА по другим каналам во врем обработки сигнала обращени i-ro канала установка соответствующих триггеров 90 в единичное

состо ние не производитс , так как прохождение положительного фронта сигнала колебаний на их входы записи запрещено. По окончании сигнала CPiA i-ro канала триггер 90. вновь устаналиваетс в нулевое состо ние, разреша генерацию сигналов колебаний. При наличии на первых входах 51 сигналов СИА от других каналов, посту- пивших на интервале времени обработки предыдущего обращени , будет фиксироватьс сигнал обращени на перво входе 51, ближайшем от первого входа 51 по ходу распространени положи- тельного фронта сигнала колебаний. Таким образом, организуетс кольцевой приоритет каналов микро-ЭВМ при

а

доступе к общим блокам пам ти. Нулевой сигнал с второго выхода 54 блока арбитража 29 поступает на первый вход 58 одновибратора 33 и далее с него на инверсный вход раз рещени работы его формировател 86 импульса (фиг,7), В зависимости от вида канального обраЕ(ени к пам ти с пшны 10 - или 10 первого управл ющего входа-выхода 10 контроллера через второй 59 и третий 60 входы одновибратора 33 на входы первого элемента FJTO 84 поступают сигналы Ввод или Вьшод, производ запуск формировател 86, Сигнал с выхода формировател 86 через второй элемент ИЛИ 85 поступает через выход 62 одновибратора на первый вход 63 блока 36 управлени обмером ,, производ запись, кода инструкции и тем самым иницииру его работу В качестве блока 36 управлени обме- ном может быть использована, например , выпускаема отечественной промышленностью БИС интерфейса КР1802ВВ2 (5), на фиг,9 показан пример реализации блока по известному принципу построени формирователей временной диаграммы счетчик-дешифратор ,

Работа блока 36, показанного на фиг,9, осуществл етс следующим об- разом„

На вход инструкции 65 блока поступает код инструкции. По сигналу на первом входе 63 блока производитс запись этого кода в регистр 95, с выхода которого он подаетс на соответствующие шины входа дешифратора 96, Этим же сигналом триггер 92 устанавливаетс в единичное соех-а

то ние, разреша работу генератора

93,Импульсы с выхода генератора поступают на счетный вход счетчика

94,сигналы с разр дных выходов которого подаютс на соответствующие шины дешифратора 96, На вход дешифратора также с второго входа 64 блока поступает сигнал Clffl. На выходах дешггфратора 96 формируютс управл ющие сигналы, причем специальные сигналы формирлтотс дл установки триггера 92 в нулевое состо ние при организации паузы на врем ожидани прихода сигнала СИП и в конце цикла работы, а также установки счетчика 94 в нулевое состо ние в конце цикла работы. При поступлении сигнала СИП триггер 92 вновь устанавливаетс в единичное состо ние и работа генератора 93 возобновл етс . Шифратор 30 представл ет собой комбинационн то схему. На фиг,5 показан пример реализации шифратора 30, ниже приведена его таблица инстинности.

Приведенные в таблице соотношени между выходным кодом инструкции и операцией характерно дл БИС интерфейса К 1802 ВВ2,

Отсутствующие в таблице комбинации входных сигналов при правильной работе -канала микро-ЭВМ возникнуть не могут, т,е , ке вл ютс рабочими,

В рассматриваемом случае, т,е, при несовпадении код адреса активизируемой страницы пам ти АСП, хран щимс в первом .регистре 24 адреса страницы пам ти, и кода адреса активной в насто щий момент страницы пам ти , хран щегос , во втором регистре 25 адреса страницы пам ти, на Первый вход 55 шифратора с выхода схемы 26 сравнени поступает единичный сигнал несравнени . Согласно таблице на выходе 57 шифратора возникает код операции записи слова.

По сигналу Ввод с щины 10 одновибратор 33 запускаетс и импульсным сигналом с его выхода. 62 производитс за пись кода инструкции в блок 26 управлени обменом и установки в единичное состо ние триггера 35, так как на его информационный вход поступает единичньгй сигнал несравнени с йыхода схемы 26 сравнени . Блок 36 управлени обменом инициирует канальный цикл

записи слова. При этом на шинах его п того выхода 70 4юрмируютс канальные еигналь управлени СИЛ и Вы- первом выходе 66 - сигнал готовности, начало и конец которого совпадают с началом и концом цикла обмена; на шине второго выхода 67 - сигнал чте:аи , совпадающий с интервалом времени передачи адреса в любом из канальных цикловj на шине третьего выхода 68 - сигнг.п записи, совпадающий с интервалом времени передачи записываемой информации .

Так как на -упр авп юший вход коммутатора 34 поступает с пр мого выхода триггера 35 единичный сигнал, то сигнал чтени с второго выхода 67 блока 36 через первый вход и третий выход коммутатора 34 поступает на управл ющий вход формировател 27 адреса активизации, а сигнал записи с третьего выхода блока 36 через второй вход и второй выход коммутатора на вход разрешени выдачи информации первого ре- 1Гистра 24 адреса страницы пам ти. Таким образом, в адресной части канального цикла с выхода формировател 27 через второй-вход-выход адреса (данных магистраль адреса) данных пам ти 5 поступает код-Ас(5 в информационной части с второго информационного выхода пер- 1ЮГО регистра адреса страницы пам ти 24 - код А СП.

Далее через входы адреса/данных 17 код А поступает на дешифра0

5

состо ние. Далее в соответствии с временной диаграммой канального цикла записи информации блок 36 формирует сигнал Вывод

По данному сигналу производ тс следующие действи . Во-первых, через вторые входы 45 управлени блоков 23 их элементь И 73, выходы 47 управлени сигнал Вывод поступает на входь записи вторых регистров 25 адресов страниц пам ти, куда заноситс код А СП активизируемой страницы пам фи, присутствующий на магистрали адреса/данных пам ти 5. Во- вторых, по шине 16 через первый элемент И 101 сигнал Вывод поступает на входы записи вторых триггеров 100 всех блоков 2 выборки. На

Q информационные входы триггеров 100 подаютс сигналы с выходов схем 103 сравнени . Как бьшо указано вьппе, на первых входах J04 схем 103 сравнени заданы коды адресов А бло5 ков 3 пам ти, подключаемых к соответствующим блокам 2 выборки. Задание кода Ag| может быть осуществлено, например,, путем подключени шин первого входа 104 в зависимости ot зна0 чени кода к шине нулевого или единичного потенциала (дл простоты на фиг,10 не показано). На вторые входы схем 103 сравнени с соответствующих шин адресного входа 17

5 поступают старшие разр ды кода А сп определ ющие адрес Ag блока пам ти, в котором находитс активизируема страница пам ти. Вследствие этого на выходе схемы 103 сравнени блока

торы 97 всех блоков 2 выборки, а так- Q 2, соответсвтвующего выбираемому бло- же через адресные входы 46- надешифра- у з пам ти, возникает единичный

25

торы 71 вторых блоков 25 записи адреса страницы пам ти всех контроллеров 1 , где происходит его опознание . При зтом по сигналу СИА шине 4 производ тс следующие

СИА

50

действи . Во-первых сигнал rto шинам 16 управл ющих входов- выходов 16 поступает на входы записи первых триггеров 99 всех блоков i. выборки , (фиг, 10) и производит их установку в единичное состо ние (на информационные входы триггеров ггодаетс единичный с:игнал опознани (; выхода дешифраторов 97), Во-вторых, gg сигнал СИА через первые входы 44 «шравлени поступает на входы запи- (1И триггеров 72 всех блоков 23 и производит их установку в единичное

сигнал сравнени , а на выходах остальных схем сравнени - нулевые сигналы несравнени . Далее по сигна- 45 лу Вывод - производитс установка

в единичное состо ни второго триггера 100 блока 2 выборки, соответствующего выбираемому блоку 3 пам ти, и единичный сигнал с его пр мого выхода через соответствующий управл ющий выход 8 устройства поступает на вход 18 разрешени работы этого блока пам ти, Вторые триггеры 100 остальных блоков 2 выборки устанавливаютс в нулевое состо ние, запреща работу невыбранных блоков пам ти. Сигнал Вывод проходит также на входы регистра 98-адресов страниц пам ти блоков 2 выборки и произво0

g

сигнал сравнени , а на выходах остальных схем сравнени - нулевые сигналы несравнени . Далее по сигна- 5 лу Вывод - производитс установка

в единичное состо ни второго триггера 100 блока 2 выборки, соответствующего выбираемому блоку 3 пам ти, и единичный сигнал с его пр мого выхода через соответствующий управл ющий выход 8 устройства поступает на вход 18 разрешени работы этого блока пам ти, Вторые триггеры 100 остальных блоков 2 выборки устанавливаютс в нулевое состо ние, запреща работу невыбранных блоков пам ти. Сигнал Вывод проходит также на входы регистра 98-адресов страниц пам ти блоков 2 выборки и произво13 кода А СП 6

14

дит запись в них кода АСП посту- narauiero на информационные входы этих регистров с соответствующих шин входов адреса/данных 17. С выходов регистров 98 через адресеные выходы 9 устройства код поступает на адресные входы 19 соответствующих блоков 3 пам ти. При этом в выбранном блоке 3 пам ти производитс выбор активизируемой страницы пам ти. Проход с выхода первого элемента И 101 через второй элемент И 102 блока 2 выборки, соответствующего выбранному блоку 3 пам ти, второй триггер 100 которого установлен в единичное состо ние, сигнал Вывод через шину le поступает на шину 4j в виде сигнала СИП и далее в блок 36, сигнализиру об окончании канальной операции записи информации . На этом второй этап активизации страницы пам ти заканчиваетс . Работа всех блоков 3 пам ти на этом slTane запрещена. Это св зано с тем, что блоки пам ти, имеющие интерфейс типа интерфейса микро-ЭВМ Электроника 60, включают специальные аппаратные средства, осуществл ющие блокировку их работы при попадании адреса обращени в область адресов регистров внешних устройств адресного пространства микро-ЭВМ (в рассматриваемом случае таким адресом вл етс Aj.), Техническа реализаци подобных аппаратных средств общеизвестна (3.с.11-50). В качестве блоков 3 пам ти могут, например, быть использованы серийно выпускаемые устройства 6 пам ти.

По окончании канального цикла записи информации по заднему фронту сигнал готовности поступает с первого выхода 66 блока 36 управлени . обменом через первый элемент И 37 (на другой вход этого элемента подаетс разрешающий сигнал с пр мого выхода триггера 35) на четвертый вход 61 одновибратора 33 и производит его запуск.

Так как во второй регистр 25 адреса страницы пам ти записан код Apf, , .то на выходе схемы 26 сравнени присутствует уже нулевой сигнал сравнени и поэтому на выходе 57 шифратора 30 сформирован код инструции операции считывани (как было указано вьш1е, рассматриваетс режим обработки первого обращени к акти1495804

5

визируемой странице пам ти со считыванием информации), По сигналу с выхода одновибратора 33 производитс запись кода инструкции в блок 36 и его запуск (тем самым инициируетс канальный цикл считывани ) и установка в нулевое состо ние триггера 35 (на его инфор мационный вход подан Q нулевой сигнал с выхода схемы 26 сравнени ).

На управл ющий вход коммутатора 34 с пр мого выхода триггера 35 поступает нулевой сигнал, разреша прохождение сигнала считывани с второго выхода 67 блока 36 на вход разрешени считывани регистра 3 адреса. Код адреса обращени Ад с 11нформационных выходов регистра вьщаетс в магистраль адреса/ /ланных пам ти 5 в адресный части канального цикла. В соответствии с временной диаграммой канального цикла считывани блок 36 формирует сигналы CI-IA, Ввод, поступающие на соответствующие шины магистрали А управлени пам ти. В результате в выбранном блоке 3 пам ти из выбранной в нем страницы пам ти производитс считывание информации, котора выдаетс в магистраль адреса/данных пам ти 5 и вырабатываетс сигнал

0

5

0

СЯА

-

.поступающий на шину 4 магистрали 4 управлени пам тии далее через шину 11 второго управл в

на второй

0

S

0

5

шину 1J второго управл ющего входа- выхода 1 1 контроллера 1 вход 64 его блока 36 и третий вход элемента И . Через второй элемент И 38 шину 10 первого управл ющего входа-выхода 10 контроллера сигнал СИП уже в виде сигнала СИП поступает на соответствующую шину зшравл ющего входа-выхода 6 устройства , сигнализиру микро-ЭВМ о вьща- че считанной из пам ти информации. На первом и втором входах элемента И 38 присутствуют в это врем разре- шаю&;ие потенциалы. При выполнении операции считывани блок 36 управлени обменом на своем четвертом выходе 69 формируетс сигнал разрешени передачи информации, поступающий на первый вход управлени коммутатора 32 и разрешающий прохождение считанной информации через первый вход-выход адреса/данных 12 на соответствующий вход-выход адреса/ у(анных 7 устройства.

Hia этом обработка первого обращени к активизируемой странице пам ти со считыванием информации заканчива етс . Обработка последующих канальны обращений к пам ти может осуществл тьс дво ко.

Если к началу обращени по какому-либо каналу не была проведена переактивизаци страницы пам ти, то на выходе схемы 26 сравнени присутствует сигнал сравнени р и блоком 36 управлени обменом сразу же инициируетс выполнение с;оответствую щей операции. Если же переактивизаци проводилась, .то на выходе схеь 26 сравнени присутствует сигнал несравнени (так ка;к при первом обращении к активизируемой странице пам ти производитс запись нового кода А СП во вторые .регистры 25 адресов страниц пам ти асех контроллеров 1) и обработка обращени производитс аналогично рассметренно му выше случаю, т,е, предварительно осуществл етс повторна активизаци нужной страницы пам ти. При обработке канального обращени с записью блок 36 формирует на своем третьем выходе 68 сигнал записи через второй-вход и первый выход коммутатора 34, поступающий на второй вход управлени коммутатора 32 и раз,р ешающий прохо здение записываемой информации на магистраль адреса/данных пам ти 5. в)ормула изобретен1 5

Устройство дл управлени обраще- 1шем к общей пам ти,, содержащее i m блоков выборки, где m - количество блоков :пам ти, образующих общее поле пам ти, п контроллеров пам ти, где п.. количество внешних пользователей , взаимодействзпощих с общим полем пам ти, причем i-й контроллер пам ти (i 1, п)1 содержит блок выделени сигнгша обращени , двунаправленный коммутатор, блок арбитража, первый вкод которого под- 1слючен к выходу блока выделени сигнала обращени , лторой вход и пер ВЫХОД блока арбитража подключекь соответственно к управл ющему входу контроллера пам ти и к управл ющему . иыходу контроллера пам ти, адресный кход блока выделени сигнала обращени подключен к первому входу-выходу адреса/данных контроллера пам ти,

вл ющегос I-M входом-выходом адреса/данных устройства, управл ющий вход блока выделени сигнала обращени подключен к соответствующему разр ду первого управл ющего входа- выхода контроллера пам ти подключенного к i-му управл ющему входу- выходу устройства, управл ющий выход i-ro контроллера пам ти подключен к управл ющему входу 1-го

контроллера пам ти (i Ij п-S), управл юищй выход п--гс контроллера пам ти подключен к управл ющему входу

первого контроллера пам ти,, второй вход-выход адреса/данных каждого контроллера пам ти гюдключены к входу-выходу магистрали адреса/данных пам ти устройства,.второй управл ющий вход-выход контроллера пам ти подключен, к входу-выходу магистрали уаравлени пам ти устройства, вход адреса/данных каждого блока выборки подключен к магистрали адреса/данных

пам ти устройства, управл ющий вход- выход - к соответствующим разр дам входа-выхода магистрали управлени пам ти устройства, управл ющий и адресный входы кажр,ого i-ro блока

выборки (J -If m) вл ютс соот- ветствен1-га j-м управх ющим и адресным вькодами устройства, отличающее с теМ), что, с целью рас- иирени области применени за счет

расширени адресного пространства

общего пол пам ти, в к игдый контроллер пам ти введены первый и второй блоки записи адреса страницы пам ти, первый и второй регистры адреса

страницы пам ти, схема сравнени ,

регистр адреса, блок управлени обме- пом, коммутатор,, одновибратор, шифратор , триггер, первый и второй элементы Hj формирователь ,адреса активизадии пам ти, адресные входы первого и второго блоков записи адреса страницы пам ти подключены соответственно к первому и второму входам- выходам адреса/данных контроллера

пам ти, первый и второй входы управлени первого блока адреса страницы пам ти и вход управлени второго блока записи адреса страницы пам ти подключень к соответстствукщим входам первого и второго управл ющих ЕХОДОВ-ВЫХОДОВ контроллера пам ти, первый выход управлени первого блока записи адреса страпи- ць пам ти подключен к соответствуютему разр ду первого управл ющего гзхода-выхода контроллера пам ти, второй выход управлени первого блока записи адреса страницы пам ти и выход управлени второго блока записи адреса страницы пам ти подключены соответственно к входам записи первого и второго регистров адресов страниц пам ти, информационные входы которых подключены соответственно к первому и второму входам-выходам адреса/данных контроллера пам ти, информационные выходы регистров адресов страниц пам ти подключены соответственно к первому и второму входам схемы сравнени , второй информационный выход первого регистра адреса страницы подключен к второму вхо- ду-вь ходу адреса/данных контроллера пам ти, вход разрешени выдачи информации первого регистра адреса страницы подключен к второму выходу коммутатора , выход схемы сравнени подключен к информационному входу триггера и к первому входу шифратора, второй вход которого подключен к соот ветствукзщим разр дам первого управл ющего входа-выхода контроллера пам ти , а выход кода команды - к входу кода команды блока управлени обменом , вход записи триггера подключен к выходу одновибратора и к первому входу блока управлени обменом, пр мой выход триггера подключен к входу управлени коммутатора и к первому входу первого элемента И, второй вход которого подключен к первому выходу блока управлени обменом и к первому входу второго элемента И, второй выход блока арбитража подключен к первому входу одновибратора, второй и третий входы которого подключены к соответствующим разр дам первого управл ющего входа-выхода контроллера пам ти, выход первого элемента И подключен к четвертому входу одно- вибратора, информационный вход регистра адреса и первый информационный вход-выход двунаправленного коммутатора подключены к первому входу-выходу адреса/данных контроллера пам ти, вход записи регистра адреса подключен к соответствующему разр ду первого управл ющего входа- выхода контроллера пам ти, информационный выход регистра адреса и второй информационный вход-выход двунаправленного коммутатора подключены к второму входу-выходу адреса/данных контроллера пам ти, вход разрешени считывани регистра адреса, первый и второй входы управлени двунаправленного коммутатора подключены соответственно к четвертому выходу коммутатора , четвертому выходу блока управлени обменом, первому выходу коммутатора, третий выход которого

подключен к входу разрешени считывани формировател адреса активизации пам ти, первый и второй входы коммутатора подключены соответственно к второму и третьему выходам

блока управлени обменом, п тый выход и второй- вход которого подключены к соответствующим разр дам второго управл ющего входа-выхода контроллера пам ти, второй вход второго

элемента И подключен к инверсному вьосоду триггера, трегий вход и выход . второго элемента И подключены соответственно к разр дам второго управл ющего входа-выхода контроллера

пам ти и к соответствующим разр дам первого управл ющего входа-выхода, контроллера пам ти, выход формировател адреса активизации пам ти подключен к второму входу-выходу адреса/данных контроллера пам ти.

1 о

о

X

П

Ч,- Щ

46

39() ) 0{if5)

A

7ff

76

I

Л7 0t/.3

100Чтениеслова

110Записьслова

001Записьбайта

1 1 ОЗаписьслова

Фив2

7/

4 5Ф/«7У (

0i/.S

58

59

60

8

54i

U

S7fl

Tta-

ж

ХЧ

„0 J

Фиэ.б

w

J

62

:

ВЯШ

i /Й

5

.7

54,

Sffr.

8

6

I.

92

63

5

96

9S

Claims

Формула изобретения

Устройство для управления обращением к общей памяти,,' содержащее ; щ блоков выборки, где m - количество блоков памяти, образующих' общее поле памяти, η контроллеров памяти, где п .- количество внешних пользователей, взаимодействующих с общим полем памяти, причем каждой i-й контроллер памяти (i = 1, п)1 содержит блок выделения сигнала обращения, двунаправленный коммутатор, блок арбитража, первый вход которого подключен к выходу блока выделения сигнала обращения, второй вход и первый выход блока арбитража подключены соответственно к управляющему входу контроллера памяти и к управляющему .'выходу контроллера памяти, адресный вход блока выделения сигнала обращения подключен к первому входу-выходу адреса/данных контроллера памяти, являющегося i-м входом-выходом адреса/ данных устройства, управляющий вход блока выделения сигнала обраще_ ния подключен к соответствующему 5 разряду первого управляющего входавыхода контроллера памяти, подключенного к ί-му управляющему входувыходу устройства, управляющий вы10 ход i-ro контроллера памяти подключен к управляющему входу i + 1-го контроллера памяти (i = 1, п-1), управляющий выход п-гс контроллера памяти подключен к управляющему входу 15 первого контроллера памяти, второй вход-выход адреса/данных каждого контроллера памяти подключены к входу-выходу магистрали адреса/данных памяти устройства,.второй управляю2Q щий вход-выход контроллера памяти подключен, к входу-выходу магистрали уаравления памяти устройства, вход адреса/данных каждого блока выборки подключен к магистрали адреса/данных 25 памяти устройства, управляющий входвыход - к соответствующим разрядам входа-выхода магистрали управления памяти устройства, управляющий и адресный входы каждого i-ro блока 30 выборки (j = I, in) являются соответственно j-м управляющим и адресным выходами устройства, отличающее с я тем,, что, с целью расширения области применения за счет расширения адресного пространства общего поля памяти, в каждый контроллер памяти введены первый и второй блоки записи адреса страницы памяти, первый и второй регистры адреса 4θ“ страницы памяти, схема сравнения, регистр адреса, блок управления обменом, коммутатор, одновибратор, шифратор, триггер, первый и второй элементы И, формирователь адреса активизации памяти, адресные входы первого и второго блоков записи адреса страницы памяти подключены соответственно к первому и второму входамвыходам адреса/данных контроллера 5θ памяти, первый и второй входы управления первого блока запйси адреса страницы памяти и вход управления второго блока записи адреса страницы памяти подключены к соответст55 ствующим входам первого и второго управляющих входов-выходов контроллера памяти, первый выход управления первого блока записи адреса страницы памяти подключен к соответствую1 7

1 8 тему разряду первого управляющего входа-выхода контроллера памяти, второй выход управления первого блока записи адреса страницы памяти и выход управления второго блока записи адреса страницы памяти подключены соответственно к входам записи первого и второго регистров адресов страниц памяти, информационные входы которых подключены соответственно к первому и второму входам-выходам адреса/данных контроллера памяти, информационные выходы регистров адресов страниц памяти подключены соответственно к первому и второму входам схемы сравнения, второй информационный выход первого регистра адреса страницы подключен к второму входу-выходу адреса/данных контроллера памяти, вход разрешения выдачи информации первого регистра адреса страницы подключен к второму выходу коммутатора, выход схемы сравнения подключен к информационному входу триггера и к первому входу шифратора, второй вход которого подключен к соответствующим разрядам первого управляющего входа-выхода контроллера памяти, а выход кода команды - к входу кода команды блока управления обменом, вход записи триггера подключен к выходу одновибратора и к первому входу блока управления обменом, прямой выход триггера подключен к входу управления коммутатора и к первому входу первого элемента И, второй вход которого подключен к первому выходу блока управления обменом и к первому входу второго элемента И, второй выход блока арбитража подключен к первому входу одновибратора, второй и третий входы которого подключены к соответствующим разрядам первого управляющего входа-выхода контроллера памяти, выход первого элемента И подключен к четвертому входу одновибратора, информационный вход регистра адреса и первый информацион5 ныи вход-выход двунаправленного коммутатора подключены к первому· входу-выходу адреса/данных контроллера памяти, вход записи регистра ад10 реса подключен к соответствующему разряду первого управляющего входавыхода контроллера памяти, информационный выход регистра адреса и второй информационный вход-выход дву15 направленного коммутатора подключены к второму входу-выходу адреса/данных контроллера памяти, вход разрешения считывания регистра адреса, первый и второй входы управления двунаправ20 ленного коммутатора подключены соответственно к четвертому· выходу коммутатора, четвертому выходу блока управления обменом, первому выходу коммутатора, третий выход которого

25 подключен к входу разрешения считывания формирователя адреса активизации памяти, первый и второй входы коммутатора подключены соответственно к второму и третьему выходам

30 блока управления обменом, пятый выход и второй вход которого подключены к соответствующим разрядам второго управляющего входа-вьтхода контроллера памяти, второй вход второго

35 элемента И подключен к инверсному выходу триггера, третий вход и выход второго элемента И подключены соответственно к разрядам второго управляющего входа-выхода контроллера

40 памяти и к соответствутощим разрядам первого управляющего входа-выходаконтроллера памяти, выход формирователя адреса активизации памяти подключен к второму входу-выходу адре4Р, са/данных контроллера памяти.

) 9 ϊ 495804

Вход 1 (55)

Вход 2, (56р Вход 2_г (56₂) Вход 2_Э(56₃) Выходной код (57,- 57₃ )

Операция

0 О

О

О • X

О

X о о I

X

100

110

001

110

Чтение

Запись

Запись

Запись слова слова байта слова

48 49 фиг.З

39(44) 47(46) 40(45) 42 фиг. 4

45 ψ (47)

Фиг. 7 фиг 8

М9 5804

Фиг. 9