SU1211738A1 - Устройство дл распределени оперативной пам ти - Google Patents

Description

Изобретение относитс  к вычислительной технике, в частности к устройствам управлени  вычислительными комплексами.

Целью изобретени   вл етс  повышение быстродействи .

На чертеже изображена функциональна  схема устройства.

Устройство содержит дешифратор 1, группу элементов И 2, группу элементов ИЛИ 3, группу элементов 4 задержки- группу триггеров 5 готовности, группу элементов И 6, группу элементов ИЛИ 7, группу элементов И 8, выходы 9 дешифратора группу регистров 10, .коммутатор 11, информационные входы 12 коммутатора, шифратор 13, входы размера элементов массива 14, сброса 15, признака режима записи адреса 16, признака режима чтени  адреса устройства 17, выход признака от сутстви  требуемого массива 18 устройства , вход начального адреса массива 19 устройства, выходы размера элементов массива 20 устройства, начального адреса массива 21 устройства .

Устройство работает следующим образом . ,

Предполагаетс , что распредел ема  пам ть организована в виде массивов (списков), элементы которых имеют размер, равный К слов (к 1,2,...). Группа регистров 10 предназначена дл  хранени  начальных адресов списков блоков свободной пам ти. Первый регистр 10 хранит a- чальный адрес списка свободных блоков из одного слова, второй - из двух, третий - из трех, К-й - из К слов (К 1,М, где М - число регистров 10). Все блоки, размеры которых больше М, записаны в список, начальный адрес которого хранитс  в М-ом регистре 10.

Группа триггеров 5 готовности служит дл  определени  готовности К-го списка к работе. Если содержимое К-го триггера 6 единичное, это означает, что К-й регистр 10 содержит адрес начала списка свободных блоков пам ти размеров К слов каждый Нулевое состо ние К-го триггера 5 означает, что в К-ом регистре 10 отсутствует информаци  - он свободен. Количество триггеров 5 готовности равно количеству регистров 10. Элемент 4 задержки служит дл  задержки

117382

прохождени  сигнала с выхода К-го элемента И 8 через К-й элемент ИЛИ 3 на К-вход К-го триггера 5 на врем , необходимое дл  считывани  адреса

5 списка из К-го регистра 10 и выдачи его содержимого из устройства через выход 21 устройства.

Устройство работает в режимах выделени  чтени  и возврата записи

10 адреса списка свободных блоков пам ти . Рассмотрим работу устройства в каждом из режимов.

Перед началом работы на вход 15 устройства подаетс  единичный сиг15 нал, который поступает через элементы ИЛИ 3 на R-входы триггеров 5 и обнул ет их.

В режиме возврата адреса списка свободных блоков пам ти на вход 16

20 устройства подаетс  сигнал Возврат и одновременно с ним на вход 14 устройства поступает размер блока (элементов ) -списка, а на вход 19 - адрес начала списка. После поступлени  на

25 дешифратор 1 размера, равного

К (К 1,N, где М - количество триггеров 5), на его выходе на К-й шине по вл етс  единичный сигнал, который поступает на первый вход К-го элемен30 та И 2. Прохождение этого сигнала . на 5-вход К-го триггера 5 разрешаетс  сигналом Возврат, поступающим на вторые входы элементов И 2, в ре-, зультате чего К-й триггер 5 взводитс  в единичное состо ние. Единичный сигнал с К-го выхода дешифратора поступает также на первый вход К-го элемента И 9. В результате этот сигнал вместе с поступающим на элемен .. ты И 9 сигналом Возврат разрешает

чи

Прохождение начального адреса списка свободных блоков пам ти с входа 19 устройства и разрешает запись в К-й регистр 10-.

45 В режиме вьщелени  адреса списка свободных блоков пам ти на вход I7 устройства подаетс  сигнал Выделение и одновременно с ним на вход 14 устройства поступает требуемый

50 размер блоков (элементов) списка блоков свободной пам ти. При поступлении на дешифратор 1 размера, равного К, на его выходе на К-й шине по вл етс  единичный сигнал, посту55 пающий на второй вход Н-го (Н K-I) элемента ИЛИ 7 Сигнал с первого выхода дешифратора 1 поступает на первые входы первых элементов И 8 и 6,

35

а с его выхода проходит на первый вход К-го элемента И 8, на третий Вход которого поступает сигнал Выделение . В результате этого, если состо ние К-го триггера 5 единичное, то на вькоде К-го элемента И 8 пойв- л етс  1. Если состо ние К-го триг гера 5 нулевое, то единичный сигнал с инверсного выхода К-го триггера 5 разрешает прохождение единичного сигнала с выхода Н-го элемента HJlHJf через К-й элемент И 6 -на первый вход {к l)-го элемента И 8. Если состо ние (к + l)-ro триггера 5 также нулевое, то единичные сигналы с инверсных выходов К-го и (к + l)-го триггеров 5 разрешают npoxojfweHHe 1 с выхода Н-го элемента ИЛИ 7 через К-й элемент И 6, (Н + П-й элемент ИЛИ 7, (К + 1)-й элемент И 6, (Н + 2)-и элемент ИЛИ 7 на первый вход (К .+ 2)-го элемента.И 8, Единичный сигнал с выхода Н-го элемента ИЛИ в результате распространени  через элемент И 6 и элемент ИЛИ 7 первым встретившимс  единичным сигналом с пр мого выхода одного из триггеров 5 и сигналом Выделение пропускаетс  на выход элемента И 8. Если все триггеры 5, начина  с К-го,

211738

обнулены, то в результате распространени  единичного сигнала с выхода | Н-го элемента ИЛИ 7 на выходе последнего М-го (М - количество тригге- 5 ров 5)элемента И 6, а следовательно, и первом выходе 18 устройства по вл етс  1. Эта 1  вл етс  приэна- ,ком того, что ресурс пам ти исчерпан - нет списка блоков свободной 10 пам ти размером К и более слов.

Единичный сигнал с выхода Р-го (Р 1,М, где М - число триггеров 5, Р5К) элемента И 8 поступает на

15 вход Р-го элемента И и разрешает выдачу через Р-й элемент И и элемент ИЛИ адреса начала списка с Р-го регистра 10 на выход 21 устройства. Одновременно единичный сигнал с вы20 хода Р-го элемента И 8 поступает на Р-й вход шифратора 13. В результате этого с выхода 20 устройства выдаетс  размер блоков списка блоков свободной пам ти, адрес начала которо25 го вьщаетс  с выхода 21 устройства.

Кроме этого 1 с выхода Р-го элемента И 8 через Р-й элемент задержки 4 и элемент ИЛИ 3 поступает на R-входы Р-го триггера 5 и обнул ет

30 его.

га

ВНИИПИ Заказ 641/53 Тираж 673 Подписное Филиал ШШ Патент, г.Ужгород, ул.Проектна , 4

Claims (2)

1. УСТРОЙСТВО ДЛЯ РАСПРЕДЕЛЕНИЯ ОПЕРАТИВНОЙ ПАМЯТИ, содержащее ' группу триггеров готовности, группу элементов ИЛИ, три группы элементов И, причем прямой выход К-го триггера готовности группы подключен, к первому входу К-го элемента И первой группы (k= 1 ,М , где А - количество типов распределяемых массивов памяти), отличающееся тем, что, с целью повышения быстродействия, в него введены дешифратор, шифратор, группа элементов задержки, вторая группа элементов ИЛИ, группа регистров и коммутатор, причем .вход размера элементов массива устройства подключен к входу дешифратора, К-й выход которого подключен к первому входу К-го элемента И второй группы и к входу выборки К-го регистра группы, выход которого подключен к к-му информационному входу коммутатора, выход которого подключен к выходу начального адреса массива устройства, вход признака режима записи адреса устройства подключен к вторым входам элементов И второй группы и к синхровходам регист ров группы, информационные входы которых подключены к входу начального адреса массива устройства, вход признака режима чтения адреса устройст ва подключен к вторым входам элементов И первой группы, выход К-го элемента И первой группы подключен к К-му управляющему входу коммутатора, к-му входу шифратора и через К-й эле мент задержки к первому входу К-го элемента ИЛИ первой группы, второй вход и выход которого подключены соответственно к входу сброса устройства и к входу установки в О”К-го триггера готовности группы, вход установки в 1 и инверсный выход которого подключены соответственно к (выходу к-го элемента И второй группы и к первому входу к-го элемента И третьей группы, первый выход дешифратора подключен к второму входу первого элемента И третьей группы и к третьему входу первого элемента И первой группы, Р.-й выход дешифратора подключен к первому входу ( Р-1)-го элемента ИЛИ второй группы (Р
2. = 2,М), второй вход и выход которого подключены соответственно к выходу (Р-1)-гс элемента И третьей группы и к второму входу Р-го элемента И третьей группы, выход М-го элемента И третьей группы подключен к выходу признака отсутствия требуемого массива устройства, выход (P-l)-ro элемента ИЛИ второй' группы подключен к третьему входу Р-го элемента И первой группы, выход шифратора подключен к выходу размера элементов массива устройства.

   >