SU926642A1 - Устройство дл ввода информации - Google Patents

Description

Изобретение относится к вычислительной технике и может быть использовано в многомашинных и многопроцессорных системах обработки измерительной информации.

Известны устройства для ввода информации , содержащие блок буферной памяти, соединенный со счетчик гиен адресов записи и чтения, и регистр состояния блока буферной памяти· [1].

Наиболее близким к предлагаемому является устройство для ввода инфер— мации, содержащее блок буферной памяти, соединенный со счетчиками адресов записи и чтения, блок управляющей памяти, подключенный к счетчикам адресов записи и чтения, к блоку анализа состояния буферных зон и к входу идентификатора сообщений, регистр состояния блока буферной памяти, соединенный с блоком анализа состояния буферных зон. Известное устройство позволяет устанавливать очередность обработки с учетом степени заполнения буферных зон [2].

Однако такая дисциплина распределения данных между блоками обработки, обуславливающая структуру известного устройства, требует значительных затрат памяти для каждого блока обработки из-за необходимости обеспечения обработки любого сообщения. Помимо этого, возникают трудности при реализации алгоритмов планирования сеансов обработки. Все это сужает функциональные возможности устройства и ограничивает область приме¹нения.

Цель изобретения - расширение обт ласти применения устройства для ввода информации за счет применения его в системах обработки измерительной информации, использующих планирование сеанса обработки, при ограниченной памяти в каждом блоке обработки.

Поставленная цель достигается тем, что в устройство для ввода информации, содержащее блок буферной памяти, соединенный со счетчиками адресов записи и чтения, блок управляющей памяти, подключенный к счетчикам адресов записи и чтения, к блоку анализа состояния буферных зон и к первому, входу устройства, регистр состояния буферных зон, соединенный с блоком анализа состояния буферных зон, введены регистр состояния блоков обработки, блок распределения буферных зон, первый и второй блоки приоритета и первый и второй шифраторы, при3 чем первый вход блока распределения буферных зон подключен к выходу регистра состояния буферных эон, второй вход - к выходу регистра состояния блоков обработки, один вход которого соединен с вторым входом устройства, первый выход блока распределения буферных зон соединен с первым блоком приоритета, последовательно соединенного с первым шифратором, выход первого блока приоритета подключен к другому.входу регистра состояния блоков обработки, а выход первого шифратора подключен к выходу устройства, второй выход блока распределения буферных эон соединен с выходом второго блока приоритета, выход которого подключен к второму шифратору, причем выход второго шифратора соединен с выходом блока управляющей памяти,а третий вход, блока распределения буферных зон подключен к второму входу устройства.'

Причём блок распределения буферных зон содержит матрицу, каждая ячейка которой состоит из триггера, выход которого соединен с первым входом элемента И, причем выходы элементов И одной и той же строки матрицы соединены с вторым выходом блока распределения'буферных зон, а выходы элементов И одного и того же столбца соединены с первым выходом блока распределения буферных зон, второй и третий входы элементов И каждой ячейки Матрицы соединены с вторым и первым входом распреде-35 ления буферных зон соответственно, а информационные входы триггеров подключены к третьему входу блока распределения буферных зон.

На фиг. 1 дана схема предлагаемо- . го устройства; на фиг. 2 - структурная схема распределения буферных зон.

Устройство содержит буферную память 1, адресные входы которой соединены со счетчиками 2 адреса записи и 3 адреса чтения, блок 4 управляющей памяти, блок 5 анализа состояния буферных зон, шины б идентификатора входных сообщений, входные шины 7, первый шифратор 8 номера буферной зоны, регистр 9 состояния буферных эон,регистр 10 состояния блоков обработки, шины 11 состояния блоков обработки, первый блок 12 приоритета, горизонтальные входные шины 13 и вертикальные входные шины 14, блок 15 распределения буферных зон, информационные входы 16, вертикальные выходные шины 17, горизонтальные выходные шины 18, второй блок 19 приоритета, шифратор 20, шины 21 номера приемника информации.

Блок 15 представляет собой матрицу ячеек 22 распределения, число строк которой равно количеству блоков обработки, а число столбцов количеству буферных зон (фиг. 2). Каждая ячейка Матрицы состоит из триггера 23, логического элемента 24 И, первого элемента 25 развязки и второго элемента 26 развязки.

При поступлении на вход Ί устройства информационного сообщения вместе с идентификатором на входе 6, последний попадает в блок 4 управляющей памяти, где используется для выбора соответствующего данному сообщению или группе сообщений управляющего слова. Это управляющее слово загружается в счетчики 2 и 3 и блок 5 анализа состояния буферных зон. В результате формируется адрес ячейки буферной памяти 1, куда записывается данное сообщение, и блок 5 устанавливает соответствующий разряд регистра 9 состояния буферных з_#он в состояние, соответствующее наличию сообщений в данной буферной зоне. Одновременно сообщение записывается в ячейку блока буферной памяти и содержимое счетчика 2 модифицируется, а затем возвращается в блок управляющей памяти, вместе со счетчиком 3.

Если один или несколько блоков обработки свободны, то по шинам 11 в соответствующие разряды регистра 10 записываются признаки ''Свободно' ¹ . Эти признаки с выходов регистра 10 в виде единичных потенциалов поступают на горизонтальные входные шины ГЗ блока 15, на вертикальные’ входные шины 14 которого поступают единичные потенциалы признаков наличия сообщений в буферных зонах. Единичные потенциалы на шинах 13 опрашивают логические элементы 24 И со40 ответствующих строк. Если в триггерах 23 этих строк хранятся признаки закрепления i-той буферной зоны за j-тым блоком обработки., то в соответствующих вертикальных выходных шинах 17 появляются сигналы, поступающие на входы первого блока 12 приоритета. Первый блок 12 приоритета устанавливает очередность поступления этих сигналов на вход второго шифратора 20, который формирует номер, приемника сообщения, поступающий на шины И, разрешая соответствующему блоку обработки приема данных, считанных из блока 1 буферной памяти. Одновременно соответствующий разряд регистра 10 устанавливается· в состояние ''Занято''. Этот номер буферной'зоны поступает в блок 4 управляющей ’ памяти, откуда выбирается соответствующее управляющее слово, которое, как и ранее, загружается в счетчики 2 и 3 и блок 5, инициируя чтение из выбранной буферной эоны. После модификации содержимого счетчика 3 блок 5 анализа состояния буферных,зон либо подтвер65 ждает состояние наличия сообщений в соответствующем разряде регистра 9, либо меняет его·на противоположное при отсутствии сообщений в этой зоне. Затем содержимое счетчиков 2 и 3 и блока 5 возвращается в блок 4 управ- 5 ляющей памяти.

Одновременно сигналы с выходов логических элементов 24 И поступают на соответствующие горизонтально выходные шины 18 через элементы 25 10 развязки. Второй блок 19 приоритета, работая синхронно с перрым блоком 12 приоритета, устанавливает очередность сигналов на входе шифратора 8, который формирует номер буферной эоны, 15 из которой должна читаться информация для обработки. Этот номер буферной зоны поступает в блок 4 управляющей памяти.

Описанная работа повторяется каж- 20 дай раз с приходом входного сообщения или при освобождении одного или нескольких блоков обработки.

Предлагаемое устройство позволяет использовать в системах обработки 25 с ограниченной памятью, а также, увеличить предел длины программ обработки из-за выбранной дисциплины распределения сдобщений.

Claims (2)

1. чем первый вход блока распределени  буферных зон подключен к выходу регистра состо ни  буферных зон, втор вход - к выходу регистра состо ни  блоков обработки, один вход которого соединен с вторым входом устройства , первый выход блока распределе ни  буферных зон соединен с первым .блоком приоритета, последовательно соединенного с первым шифратором, выход первого блока приоритета подключей к другому,входу регистра состо ни  блоков обработки, а выход первого шифратора подключен к выход устройства, второй выход блока распределени  буферных зон соединен с выходом второго блока приоритета, выход которого подключен к второму шифратору, причем выход второго шиф ратора соединен с выходом блока управл ющей пам ти,а третий вход, блок распределени  буферных зон подключе к второму входу устройства. Причём блок распределени  буферных зон содержит матрицу, кажда   чейка которой состоит из триггера, выход которого соединен с первым входом элемента И, причем выходы элементовИ одной и той же строки матрицы соединены с вторым выходом блока распределени буферных зон, а выходы элементов И одного и того же столбца соединены с первым выходом блока распределени  буферных зон, второй и третий входы элементов И каждой  чейки Матрицы соедине ны с вторым и первым входом распред лени  буферных зон соответственно, а информационные входы триггеров подключены к третьему входу блока распределени  буферных зон, На фиг. 1 дана схема предлагаемо го устройства; на фиг. 2 - структур на  схема распределени  буферных зо Устройство содержит буферную пам ть 1, адресные входы которой соединены со счетчиками 2 адреса записи и 3 адреса чтени , блок 4 управл ющей пам ти, блок 5 анализа состо  ни  буферных зон, шины 6 идентификатора входных сообщений, входные шины 7, первый шифратор 8 номера буферной зоны, регистр 9 состо ни  буферных зон,регистр 10 состо ни  блоков обработки, шины 11 состо ни  блоков обработки, первый блок 12 пр оритета, горизонтальные входные шины 13 и вертикальные входные шины 14, блок 15 распределени  буферных зон, информационные входы 16, вертикальные выходные шины 17, горизон тальные выходные шины 18, второй блок 19 п| иоритета, шифратор 20, шины 21 номера приемника информации Блок 15 представл ет собой матрицу  чеек 22 распределени , число строк которой равно количеству блоков обработки, а число столбцовколичеству буферных зон (фиг. 2). Кажда   чейка У атрицы состоит из триггера 23, логического элемента 24 И, первого элемента 25 разв зки и второго элемента 26 разв зки. При поступлении на вход 7 устройства информационного сообщени  вместе с идентификатором на входе 6, последний попадает в блок 4 управл ющей пам ти, где используетс  дл  выбора соответствующего данному сообщению или группе сообщений управл ющего слова. Это управл ющее слово загружаетс  в счетчики 2 и 3 и блок 5 анализа состо ни  буферных зон. В результате формируетс  адрес  чейки буферной пам ти 1, куда записываетс  данное сообщение, и блок 5 устанавливает соответствующий разр д регистра 9 состо ни  буферных зон в состо ние, соответствующее наличию сообщений в данной буферной зоне. Одновременно сообщение записываетс  в  чейку блока буферной пам ти и содержимое счетчика 2 модифицируетс , а затем возвращаетс  в блок управл ющей пам ти, вместе со счетчиком 3. Если один или несколько блоков обработки свободны, то по шинам 11 в соответствующие разр ды регистра 10 записываютс  признаки Свободно . Эти признаки с выходов регистра 10 в виде единичных потенциалов поступают на горизонтальные входные шины 13 блока 15, -на вертикальные входные шины 14 которого поступают единичные потенциалы признаков наличи  сообщений в буферньгх зонах. Единичные потенциалы на шинах 13 опрашивают логические элементы 24 И соответствующих сгрок. Если в триггерах 23 этих строк хран тс  признаки закреплени  i-той буферной зоны за j-тым блоком обработки., то в соответствующих Вертикальных выходных шинах 17 по вл ютс  сигналы, поступающие на входы первого блока 12 приоритета. Первый блок 12 приоритета устанавливает очередность поступлени  этих сигналов на вход второго шифратора 20, который формирует номер , приемника сообщени , поступающий на шины И, разреша соответствующему блоку обработки приема данных , считанных из блока 1 буферной пам ти. Одновременно соответствующий разр д регистра 10 устанавливаетс - в состо ние Зан то. Этот номер буферной зоны поступает в блок 4 управл ющей пам ти, откуда выбираетс  соответствующее управл ющее слово, которое, как и ранее, загружаетс  в счетчики 2 и 3 и блок 5, иницииру  чтение из выбранной буферной зоны. После модификации содержимого счетчика 3 блок 5 анализа состо ни  буферных зон либо подтверждает состо ние наличи  сообщений в соответствующем разр де регистра 9, либо мен ет его-на противоположное при отсутствии сообщений в этой зоне Затем содержимое счетчиков 2 и 3 и блока 5 возвращаетс  в блок 4 управл ющей пам ти. Одновременно сигналы с выходов логических элементов 24 И поступгиот на соответствующие горизонтально выходные шины 18 через элементы 25 разв зки. Второй блок 19 приоритета, работа  синхронно с перрым блоком 12 приоритета, устанавливает очередност сигналов на входе шифратора 8, который формирует номер буферной зоны, из которой должна читатьс  информаци  дл  обработки. Этот номер буферной зоны поступает в блок 4 управл ющей пам ти. Описанна  работа повтор етс  каждый раз с приходом входного сообщени  или при освобождении одного или нескольких блоков обработки. Предлагаемое устройство позвол ет использовать в системах обработки с ограниченной пам тью, а также, увеличить предел длины программ обработ ки из-за выбранной дисциплины распределени  сдобщений. Формула изобретени  1. Устройство дл  ввода , дни, содержащее блок буферной пам ти , Ьоединенный со счетчиком адресов записи и чтени , блок управл ющей пам ти, подключенный к счетчикам адресов записи и чтени , к блоку анализа состо ни  буферных зон и к первому входу устройства, регистр состо  ни  буферных зон, соединенный с бло ком анализа состо ни  буферных зон, отличающее с  тем, что, с целью расширени  области применени  путем закреплени  определенной буферной зоны за одним или несколькими блоками обработки, в устройство введены регистр состо ни  блоков обработки , блок распределени  буферных зон, первый и второй блоки приоритета и первый и второй шифраторы, причем первый вход блока распределени  буферных зон подключен к выходу регистра состо ни  буферных зон, второй вход - к выходу регистра состо ни  блоков обработки, один вход которого соединен с вторым входом устройства, первый выход блока распределени  буферных зон соединен с первым блоком приоритета, последовательно соединенного с первым шифратором , выход первого блока приоритета подключен к другому входу регистра состо ни  блоков обработки, а выход первого шифратора подключен к выходу устройства, второй выход блока распределени  буферных зон соединен с выходом второго блока приоритета , выход-которого подключен к второму шифратору, причем выход второго шифратора соединен с входом блока управл ющей пам ти, а третий вход блока распределени  буферных зон подключен к второму входу устройства . 2. Устройство по п. 1отличаю щ е е с   тем, что блок распределени  буферных зон содержит матрицу, кажда   чейка которой состоит из триггера, выход которого соеди;1ен с первым входом элемента И, причем выходы элементов И одной и той же строки матрицы соединены с вторым выходом блока распределени  буферн дх зон, а выходы элементов И одного и того же столбца соединены с /1ервым выходом блока распределени  буферных зон, второй и третий входы элементов И каждой  чейки матрицы соединены с вторым и первым входом блока распределени  буферных зон соответственно, а информационные входы триггеров подключены к третьему входу блока распределени  буферных зон. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР 419892, кл. G 06 F 9/00, 1971.
2. 2.Авторское свидетельство СССР 521560, кл. G 06 F 3/04, 1973.

   1± ф ф

   IS

   .

   Ш

   СЖ

   ,л

   .1.1

   7/

   JS

   /

   /

   /У

   f8

   м