Изобретение относитс к вычислительной технике и может быть исполь зовано в буферных запоминающих устройствах (БЗУ) каналов ввода измерительной информации в многомашинные и многопроцессорные системы обработки . Известны ЗУ, содержащие блок пам ти , блок управлени , блок формировани адреса, позвол ющие организовать работу с несколькими абонентами f 1 . Недостатком этого БЗУ вл ютс ог раниченные функциональные возможности . Наиболее близким к предлагаемому вл етс БЗУ, содержащее блок буферной пам ти, первый вход которого. вл етс , информационным входом устройства , выход подключен к регистру дан ных, а второй вход соединен с первым выходом блока управлени буферной пам тью ., Недостатком известного БЗУ вл ютс ограниченные функциональные возможности: каждое входное сообщение адресуетс только одному из совокупности приемников. Поэтому использование известного БЗУ в системах обработки периодических потоков измерительной информации сложной структуры не позвол ет осуществить эффективную работу с взаимосв занными параметрами. При обработ-. ке таких параметров (например, текущего значени времени) возникает необходимость выдавать очередное сообщение в каждый из блоков обработки , где обрабатываютс зависимые от него параметры. Кроме того, при использовании известного БЗУ в таких системах велика веро тность потерь данных из-за возможных отказов или перегрузок отдельных блоков обработки . Цель изобретени - расширение области применени устройства за счет 9 работы с несколькими приемниками информации . Поставленна цель достигаетс тем что в буферное запоминающее устройство , содержащее блок пам ти, выходы которого подключены к первому входу регистра данных, вход блока пам ти подключен к первому выходу блока управлени , дополнительно введены формирователь адресных сигналов, блок синхронизации, блок элементов И-ИЛИ регистр адреса и триггер, выход которого подключен к первому входу бло ка элементов И-ИЛИ, второй вход которого подключен к первому вхрду бло ка синхронизации и вл етс соответствующим управл ющим входом устройства , первый выход блока синхронизации подключен к первым входам триг гера и регистра адреса и к второму входу регистра данных, вторые входы триггера и регистра адреса подключены к выходу блока буферной пам ти , выходы блока элементов И-ИЛИ подключены к третьим входам регистра адреса, выходы которого подключены к вторым входам блока синхронизации и к одним из входов формировател адресных сигналов, одни выходы которого подключены к третьим вхо дам блока элементов И-ИЛИ, другие вход и выход формировател адресных сигналов вл ютс соответствующими входом и выходом устройства, второй выход и третий вход блока синхронизации подключены к соответствующим входу и выходу блока управлени , тре тий выход блока синхронизации вл етс соответствующим выходом устройства . Кроме того, формирователь адресных сигналов содержит блок приоритета , шифратор и элементы И, выход одного из которых подключен к одним из входов шифратора и блока приоритета выходы других элементов И подключены к соответствующим другим входам блока приоритета, выходы которого подключены к другим входам шифратора и вл ютс соответствующими выходами формировател адресных сигналов, входы элементов И и выход шифратора вл ютс соответственно входами и вы ходом формировател адресных сигналов . Кроме того, блок синхронизации содержит элементы задержки, элементы НЕ, элементы И и элементы ИЛИ, входы первого из которых вл ютс со ответствующими входами блока синхронизации , выход первого элемента ИЛИ подключен к одному из входов первого элемента И и к входу первого элемента НЕ, выход которого подключен к первому входу второго элемента И, второй вход первого элемента И подключен к выходу первого элемента задержки , вход которого подключен к входу второго элемента НЕ и вл етс соответствующим входом блока синх1 онизации , выход второго элемента НЕ подключен к второму входу второго элемента И, третий вход которого вл етс соответствующим входом блока синхронизации , выход второго элемента И подключен к первому входу второго элемента ИЛИ, к входу второго элемента задержки и вл етс .соот ветствующим выходом блока синхронизации, второй вход второго элемента ИЛИ подключен к выходу первого элемента И, выход второго элемента ИЛИ подключен к входу третьего элемента задержки, выходы второго и третьего элементов задержки вл ютс соответствующими выходами блока синхронизации. Это позвол ет осуществл ть гибкое планиррвание при обработке периодических потоков измерительной информации со сложной структурой с учетом обработки взаимозависимых параметров в услови х ограниченного объема пам ти , каждого блока обработки. На фиг. 1 показана структурна схема БЗУГ на фиг. 2 - блок буферной пам ти и блок управлени буферной пам тью; нафиг. 3 - формирователь адресных сигналов; на фиг. k блок синхронизации и блок элементов И-ИЛИ. В состав БЗУ вход т блок 1 пам ти , блок 2 упрайленй , регистр 3 данных, триггер , регистр 5 адреса , блок 6 элементов И-ИЛИ, формирователь 7 адресных сигналов, блок 8 синхронизации, информационные входы 9, вход 10 признака наличи информации , выход 11 сигнала приема, выход 12 признака заполнени , выход 13 блока буферной пам ти, выход 1 и вход 15 блока управлени , выход 16 триггера , выход 17 блока элементов И-ИЛИ, выход 18 регистра адреса, выход 19 блока синхронизации, выход 20 формировател адресных сигналов, выходы 21 данных, вход 22 ответа, вход 23 состо ни , адресные выходы 2, выход 25 сигнала сопровождени . 59 Блок 1 пам ти содержит группу регистров 2б, реализованных на синхрон зируемых D-триггера, с записью по фронту синхронизирующего сигнала. Ре гистры 2б образуют чейки буферной пам ти. Одноименные разр ды регистров 26 последовательно соединены дру с другом. Информационные входы первого , крайнего слева, регистра 26 соединены с первым входом блока 1, а входы синхронизации регистров 26 подключены к вторым входам блока 1. Блок 2 управлени содержит регист 27 сдвига, группу элементов 28 ИМПЛИ КАЦИЯ, группу элементов 29 И, причем число элементов 28 и 29 и число разр дов в регистре 27 соответствуют ко личеству регистров 26 в блрке 1, триггеры 30 и 31, элемент 32 задержки , генератор 33 тактовых импульсов и элемент З И. Формирователь 7 адресных сигналов содержит группу элементов 35 И, коли чество которых соответствует количеству блоков обработки в устройстве, блок приоритета 36. Схема приоритет-а Зб может быть реализована различными способами, например, по матричной сх ме с помощью элементов 37 ИЛИ и элементов 38 И с одним инверсным входом Приоритет входов понижаетс от первого (верхнего) к последнему (нижнему ) . Формирователь также содержит шифратор 39. Блок 6 элементов И-ИЛИ содержит элементы О И-ИЛИ, количество которых соответствует количеству блоков обработки в устройстве. Блок В синхронизации содержит пер вый элемент k} задержки, первый элемент ИЛИ , первый элемент И , первый элемент НЕ tA, второй элемент НЕ 5, второй элемент-И +6, второй элемент ИЛИ 7, второй и третий элементы задержки 8 и . Количество входов элемента 2 ИЛИ соответствует количеству блоков обработки в устройстве. Первый разр д регистра 27 подключен к первому.входу блока 2. Единица в некотором разр де регистра 27 вл етс признаком наличи информации в соответствующей чейке пам ти блока 1, а ноль - вл етс признаком того, что соответствующа чейка пам ти свободна. Продвижение информации осуществл етс слейа направо. Элементы 28 анализируют возможность перезаписи содержимого чейки пам ти 23 В последующую и управл ют прохождением тактовых импульсов через элементы 29 И на входы синхронизации регистров 26. Элемент 3 И разрешает прохождение тактовых импульсов на второй выход блока 2 при наличии информации в последней, выходной (крайней справа) чейке блока 1. Триггеры 30 и 3 и элемент 32 задержки управл ют сдвигом на один шаг содержимого блока 1 после поступлени на. второй вход блока 2 сигнала о произведенном считывании информации из выходной чейки блока I. Устройство работает следующим образом . На вход БЗУ по вхоДам 9 поступают информационные сообщени , сопровождающиес признаком наличи информации на входе 10. Входное слово содержит данные, код назначени и признак типа назначени . Количество разр дов в коде назначени равно максимально возмож- . ному числу блоков обработки в устройстве . Каждому блоку обработки ставитс в соответствие определенный разр д в коде назначени . Единица в р-м разр де кода назначени означает, что в текущем сеансе данное сообщение может быть выдано в р-й блок обработки (в р-м блоке обработки имеетс соответствующа программа обработки), а ноль запрещает выдачу данного сообщени в р-й блок обработки. Сообщение назначаетс более, чем одному блоку обработки. Это позвол ет повысить живучесть устройства и коэффициент использовани блоков обработки за счет равномерной загрузки . Единица в разр де признака типа назначени означает, что данное сообщение достаточно выдать в один из блоков обработки, которым в коде назначени соответствуют единица , а нулевой признак типа назначени означает, что данное сообщение должно быть выдано в каждый из указанных блоков обработки. Входное информационное слово заисываетс тактовым импульсом в перую чейку пам ти, а признак налии информации заноситс в первый азр д регистра 27, и на выХоде 11 о вл етс сигнал, разрешающий сн ие входной информации. Тактовые имульсы поступают непрерывно, и при тое слово последовательно продви- . гаетс через все чейки (при условии их незан тости) в выходную чейку. По вление единицы в крайнем справа разр де 27 разрешает прохождение тактовых импульсов через элемент З на второй выход блока 2 управлени и запрещает прохождение тактовых импульсов через соответствующий элемент 29. Следующее информационное слово продвигаетс до предпоследней чейки пам ти и т.д. В случае заполнени всех чеек пам ти на выходе 12по витс нулевой сигнал переполнени ВЗУ. Сигнал о наличии информации в выходной чейке блока 1 поступает на выход It на третий вход элемента А6. На первом и втором входах этого элемента в исходном состо нии при отсут ствии сигнала на входе 22 ответа и кода назначени в регистре 5 наход т с единичные уровни, и сигнал проходит на выходы блока 8. По сигналу, по вившемус на выходе 19, с выходов 13блока 1 в регистр 3 занос тс дан ные, в триггер - признак типа назначени , в регистр 5 код назначени . Триггер k и регистр 3 могут быть выполнены, например, на синхронизируемых О-триггерах, а регистр 5 на, синхронизируемых RS-триггерах . С задержкой, определ емой элеме том 9 на входе 15 по вл етс сигнал , разрешающий смену информации в выходной чейке пам ти блока 1. Этот сигнал устанавливает в единичное состо ние триггер 30. Первый при шедший после этого тактовый импульс устанавливает в единичное состо ние триггер 31 и сбрасывает триггер 30. С задержкой, определ емой элементом 32, на выходах всех элементов 28 по вл ютс единичные уровни и следующий тактовый импульс сдвигает всю информацию в блоке 1 на один шаг вправо, а триггер 31 устанавливает в нулевое состо ние. Код назначени из регистра 5 с вы хода 18 поступает в формирователь 7 на первые входы элементов 35. Едини цы, имеющиес в коде назначени , проход т на выход тех элементов 35 на вторые входы которых, на входы 23 поступают единичные уровни, свидетел ствующие о готовности соответствующих блоков обработки прин ть данные Как в коде назначени , так и на выхо дах элементов 35 может быть несколько единиц. Блок 36 приоритета пропускает единицу с наиболее приоритетного входа. С выхода блока 36 единица поступает на соответствующий вход шифратора 39. который формирует на выходе адрес соответствующего блока обработки, и по выходам 20 - в блок 6 на второй вхо1д соответствующего элемента 40. Сигнал сопровождени выходной информации по вл етс на выходе 25 с задержкой относительно сигнала записи на выходе 19. Величина задержки достаточна дл формировани адреса блока обработки на выходах 2k и определ етс элементом 48. Сигнал ответа, подтверждающий прием сообщени блоком обработки, поступает на вход 22 в блок 6 на третий и четвертый входы элементов 40. Если с выхода 16 от триггера k поступает нулевой потенциал, т.е. данное сообщение должно быть выдано всем блокам обработки, которым соответствуют единицы в коде назначени , то сигнал ответа проходит на выход того элемента 40, на втором входе которого имеетс единичный уровень. В результате по шинам 17 в регистр 5 поступит сигнал, обнул ющий только тот разр д, который соответствует блоку обработки, получившему данные. Если при этом в регистре 5 останетс хот бы еще одна единица, то на выходе элемента k2 блока 8 имеет место единичный уровень, который через элемент kk запирает элемент +6, запреща прохождение сигнала с выхода Н и запись новой информации в регистры 3 и 5 и триггер 4. Одновременно сигнал ответа поступает в блок 8 и проходит через элементы 41, 43, 47 и 48 на выход 25 сигнала сопровождени . Элемент 41 обеспечивает задержку , достаточную дл модификации содержимого регистра 5 и анализа получившегос после этого кода назначени . Элемент 48 обеспечивает задержку , достаточную дл выбора следующего по приоритету блока обработки и формировани его адреса в блоке 7Таким образом, одни и те же данные из регистра 3 выдаютс после каждого сигнала ответа, пока в регистре 5 не останетс единиц. При этом нулевой уровень .на выходе элемента 42 запирает элемент 43 и разблокирует через элемент 44 элемент 46 по первому входу. После окончани сигнала ответа на втором входе элемента 46 9 по вл етс единичный уровень, сигнал с шины 1 проходит на выходы блока 8 и описанный выше процесс повтор етс В том случае, когда в триггер k заноситс единица, сообщение доста точно выдать только один раз. Первый же сигнал ответа проходит через все элементы 0, так как на их первых входах находитс единичный уровень, и обнул ет все разр ды регистра 5. Таким образом, предлагаемое БЗУ п звол ет организовать гибкое распреде ление входных сообщений по блокам об .. работки при наличии взаимосв занных параметров и планировании сеанса обработки в услови х ограниченной пам ти в каждом блоке обработки, т.е. при отсутствии возможности хранить в каждом блоке обработки полный набор программ обработки всей совокупности параметров. Предлагаемое БЗУ позвол ет также уменьшить веро. тность потерь входных данных за счет возможности назначени сообщений более , чем одному блоку обработки. Формула изобретени 1. Буферное запоминающее устройство , содержащее блок пам ти выходы которого подключены к первому входу регистра данных, вход блока пам ти подключен к первому выходу блока управлени , отличающеес тем, что, с целью расширени Области применени у.стройства за счет работы с несколькими приемниками информации оно содержит формирователь адресных сигналов, блок синхронизации, блок элементов И-ИЛИ, регистр адреса и триггер, выход которого подключен к первому входу блока элементов И-ИЛИ, второй вход которого подключен к пер вому входу блока синхронизации и вл етс соответствующим управл ющим входом устройства, первый выход блока синхронизации подключен к первым входам триггера и регистра адреса и к второму входу регистра данных, вто рые входы триггера и регистра адреса подключены к выходу блока буферной па м ти, выходы блока элементов И-ИЛИ подключены к третьим входам регистpa адреса, выходы которого подключены к вторым входам блока синхронизации и к одним из входов формировател адресных сигналов, одни выходы которого подключены к третьим входам блока элементов И-ИЛИ, другие .вход и выход формировател адресных сигналов вл ютс соответствующими входом и выходом устройства,второй выход и , 310 третий вход блока синхронизации подключены к соответствующим входу и выходу блока управлени , третий выход блока синхронизации вл етс соответствующим выходом устройства. 2.Устройство по п. 1, отличающеес тем, что формирователь адресных сигналов содержит блок приоритета, шифратор и элементы И, выход одного из которых подключен к одним из входов шифратора и блока приоритета , выходы других элементов И подключены к соответствующим другим входам блока приоритета, выходы которого подключены к другим входам шифратора и вл ютс соответствующими выходами формировател адресных сигналов , входы элементов И и выходшифратора вл ютс соответственно входами и выходом формировател адрес, ных сигналов. 3.Устройство по п. 1, отличающеес тем, что блок синхронизации содержит элементы задержки , элементы НЕ, элементы И и элементы ИЛИ, входы первого из которых вл ютс соответствующими входами блока синхронизации, выход первого элемента ИЛИ подключен к одному из входов первого элемента И и к входу первого элемента НЕ, выход которого подключен к первому входу второго элемента И, второй вход первого элемента И подключен к выходу первого элемента задержки, вход которого подключен к входу второго элемента НЕ и вл етс соответствующим входом блока синхронизации, выход второго элемента НЕ подключен к второму входу второго элемента И, третий вход которого вл етс соответствующим входом блока синхронизации, выход второго элемента И подключен к первому входу второго элемента ИЛИ, к входу.второго элемента задержки и вл етс соответствующим выходом блока синхронизации , второй вход второго элемента ИЛИ подключен к выходу первого элементу И, выход второго элемента ЛИ подключен к входу третьего элемента адержки ,выходы второго и третьего эле-, ентов задержки вл ютс соответствующими выходами блока синхронизации. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 705517, кл G 11 С 19/00, 1977.