SU475616A1 - Распределитель сигналов - Google Patents

Description

1

Изобретение относитс  к вычислительно технике и автоматике и может использоватьс  при иостроеиии блоков управлени  дискретных устройств.

Известен распределитель сигналов, содержаидий основной и всномогательный регистры, в котором выходы «1 триггеров основного регистра соединены с выходами распределител , управл ющие входы триггеров этого регистра присоединены к входу «Запись в основной регистр, ипформациоиные входы триггеров вспомогательного регистра присоединены к соответствующим щинам входа «Код распределител .

Известный расиределитель сигиалов не обеснечивает возможность смещени  «Ь при подаче сигнала сдвига на любое заданное количество позиций в соответствии с информацией (ирограммой), поступающей извне, и сложен при настройке.

Целью изобретени   вл етс  упрощеиие пастройки распределител  сигналов.

Это достигаетс  тем, что в распределитель введены схема фиксации пос.чедией единицы, входы которой соединены с выходами «Ь триггеров всиомогательпого регистра, схема задержки, подключенна  к выходу схемы фиксации последней единицы, схема «НЕ, перва  схема «И, первый вход KOTOpoii соединен с выходом схемы задержки и входом схемы

«НЕ, второй вход - с входом «Запись в вспо.могател ньп 1 регистр распределител , а выход присоединен к унравл ющим входам триггеров вспомогательного регистра, втора  схема «И, первьи вход KOTOpoii св зей с выходом схемы «НЕ, второй вход - с вторым входом первой схемы «И, группа разр дных схем «ГЬ. выход каждой из которых соедипен с входом установки в «О соответствующего триггера вспомогательного регистра, первый вход соедииеп с выходом второй схемы «И, а BTOpoii вход - с выходо.м «1 соответствующего триггера оеповпого регистра, соединенные последовательно в кольцо разр дные логические узлы, каждый из которых содержит схему «МЛИ и две схемы «И, причем первый вход каждой схемы «ИЛИ соединен е соответствующей тиной входа «Начальна  установка расн)еделител , второй вход - с выходом нервой схемы «И логического уз.та предществующего разр да, а выход - с первыми входами первой и второй схем «И дапиого логического узла, второй вход первой схе.мы «li каждого логического узла соедипен с выходом «О триггера еоответствующего разр да .могагельного регистра, второй вход BTOpoi : схемы «Pi каждого логического узла соединен с выходом «1 триггера соответствующего разр да вспомогательного региетра , выход BTOpoii схемы «И каждого логического узла соединен с информационным входом соответствующего триггера основного регистра.

Па чертеже приведена схема предлагаемого распределител  сигналов, где 1 - триггер основного регистра, 2 - триггер вспомогательного регистра, 3 - схема «И из группы установки в «О триггеров вспомогательного регистра, 4 - схема фиксации последней единицы , 5 - схема задержки, 6 - схема «НЕ, 7 и 8 - схемы «И, 9 - схема «ИЛИ, 10 и 11 - схемы «И, 12 - основной регистр, 13 - вспомогательный регистр, 14 - логический узел, 15 - вход распределител  «Запись в вспомогательный регистр, 16 - вход распределител  «Код, 17 - вход распределител  «Начальна  установка, 18 - выходные шины распределител , 19 - вход распределител  «Запись в основной регистр.

Распределитель содержит основной регистр

12,построенный на и триггерах 1, пр мые выходы которых св заны с выходами Zi, Zj,.. ., Zn распределител , вспомогательный регистр

13,образоваинып триггерами 2, к входам установки в «и которых подсоединены схемы 3 «И, иоразр дпые логические узлы 14, логическую схему 4 фиксации последней единицы, схему задержки о, схему 6 «ИБ и схемы 7, 8 «И. В каждый логический узел 14 входит схема 9 «И /11г1 и схемы 10, И «И. Занесение инфор.мации в триггеры 1 и 2 осуществл етс  парафазно, причем информационные входы триггеров 2 св заны с внешними полюсами AI, А2, . . ., А„ распределител , а управл ющие входы триггеров 1 подключены к входу 19, через который поступают импульсные сигналы занесени  информации в основной регистр. Выход схемы lU «И каждого логического узла подсоедипен к информационному входу соответствующего триггера 1, а выход схе.чы 11 «И - к одному из входов схемы 9 «ИЛИ еледующего логического узла (с учетом циклической св зи крайних правого и левого разр дов распределител ). Вторые входы схем 9 «ИЛИ логических узлов подключены к входу 17 раснределит-ел  1 ь У2, - -, in. Одип из входов схе.м 10, И «И подключен к выходу схемы 9 «ИЛИ. Другой вход схемы 10 св зан с нр мым выходом соответствующего триггера 2, а другой вход схемы И «И - с инверсным выходом этого же триггера. Ир мые выходы триггеров 2 подсоединены также к входа.м схемы 4 фиксации последней единицы, к выходу которой подключена схема задержки 5.

На один из входов схемы 7 «И ноступает сигнал с выхода схемы задержки 5; на один из входов схемы 8 «И этот же сигнал поступает через схему 6 «НЕ. Вторые входы схем 7 и 8 подключены к входу 15 раснределител , через который поступают импульсные сигналы и, обеспечивающие изменение состо ний вспомогательного регистра. Занесение информации извне в этот регистр осуществл етс  за счет подачи импульсного сигнала с выхода

с.хемы 7 «И па управл ющие входы триггеров 2. Выход схемы 8 «И подключен к одному из входов схем 3 «И. Другой вход каждой схемы 3 «И св зан с пр мым выходом соответствующего триггера 1.

Распределитель сигналов обеспечивает формирование на выходах 18 Z, Za, . . ., Z последовательностей чисел в коде «1 из Л, причем в формируемых последовательност х «1 сме1цаетс  на о;1рсдс 1еп1юе количество позиций вправо при подаче управл ющего сигнала U (с учетом циклической св зи крайних правого и левого разр дов распределител ) по входу 19. Закон олептенп  «1 задаетс  с помо цыо слова в алфавите (О, 1) поданного на вход 16 Ji, 2, . ., п. При работе распределител  сигналы «1 возбуждаютс  только на тех его выходах, которые соответствуют входам из множества {Х, Х, . . ., Хп}, фиксирующим «1. На вход 17 У;, Y2, . . ., Yn поступает число в коде «1 из N, задающее начальное состо ние распределител .

Схема фиксации последпей едипицы, вход ща  в состав распределител , реализует логическую операцию «Исключающее ИЛИ (1 и только 1). Например, дл  п тиразр дного двоичного кода (Х, з, Xz, Xi, JQ) эта схема реализуетс  в соответствии с логическим выражением

..-.„

/:- .f Х Х Х j Х Аз Х Xj Хд /

V Х Xj Х V X Х .л J Xi Х„ /

/ Х Х .л2 ,.

Конкретна  реализаци  выражений, аналогичных приведеиному, определ етс  параметрами иснользуе.мой базовой системы логических эле.ментов.

Раснределитель сигналов работает следующим образом.

Перед начало.м работы все триггеры 2, кро .ме одного (любого), и все триггеры 1 устанавливаютс  в нулевое состо ние (на функциональной схеме цепи начальной установки опущены). В результате этого на выходе схемы 4 фиксации последней единицы и, следовательно , па соответствующем входе схемы 7 «И формируетс  сигнал «1. При подаче импульса и на вход 15 возбуждаетс  выход схемы 7, и нроизводитс  занесение информации, зафиксированной на щинах Xi, Х, . . ., Хп входа 16, в триггеры вспомогательного регистра . На щины УЬ YZ, . . ., УП входа 17 подапо чис.ю в коде «1 из Л. Предположим, что сигпал «1 возбужден на щине УА. Тогда на выходе схемы 9 «ИЛИ k-ro логического узла будет выработан сигнал «1, который распростран етс  до /-ГО логического узла, соответствующего щине Xi, на которой возбуждена перва  «1 справа от шины Х/, (с учетом циклическо св зи крайних разр дов). В частном случае / /е. На выходе схемы 10 «И 1-го логического узла формируетс  сигнал «1, носкольку соответствующий триггер 2 находитс 

в единичном состо нии, а на выходе схемы И «И этого же узла - сигнал «О. При подаче импульсного сигнала U на вход 19 триггер

1,соответствующий /-му логическому узлу, переходит в единичное состо ние. Если во вспомогательном регистре более одного триггера находитс  в единичном состо нии, то на выходе схемы 6 «ilE и, следовательно, на соответствующем входе схемы 8 «И формируетс  сигнал «1. Это приводит к тому, что при подаче сигнала на вход 15 триггер 2, соответствующий /-МУ логическому узлу, переходит в нулевое состо ние. Теперь сигнал «1 возбужден на выходе схемы 10 «И того логического узла, который соответствует новому триггеру

2,хран щему первую «1 справа от шины ft. При поступлении импульса U на вход 19 соответствующий триггер основного регистра переходит в единичное состо ние, а триггер этого регистра, ранее установленный в единичное состо ние, сбрасываетс  в «О. При возбуждении импульса и на входе 15 еще один триггер вспомогательного регистра переходит в нулевое состо ние. Процесс установки в единичное состо ние и последующего сброса в «О триггеров 1 основного регистра, а также последовательный сброс в «О триггеров 2 вспомогательного регистра продолжаетс  до тех пор, пока схема 4 не зафиксирует единичное состо ние только одного триггера вспомогательного регистра. В этом случае осуществл етс  занесение во вспомогательный регистр информации с входа 16 по щинам Xi, Х, . . ., Хп, и цикл формировани  последовательности чисел па выходах распределител  повтор етс .

Предмет изобретени 

Распределитель сигналов, содержащий основной п вспомогательный регистры, в котором выходы «1 триггеров основного регистра соединены с выходами распределител , управл ющие входы триггеров этого регистра присоединены к входу «Запись в основной регистр , информационные входы триггеров

вспомогательного регистра присоединены к соответствующим щинам входа «Код распределител , отличающийс  тем, что, с целью упрощени  настройки, в него введены схема фиксации последней единицы, входы которой соединены с выходами «1 триггеров вспомогательного регистра, схема задержки, подключенна  к выходу схемы фиксации последней единицы, схема «НЕ, перва  схема

«И, первый вход которой соединен с выходом схемы задержки и входом схемы «НЕ, второй вход - с входом «Запись в вспомогательный регистр распределител , а выход присоединен к управл ющим входам триггеров вспомогательного регистра, втора  схема «И, первый вход которой св зан с выходом схемы «НЕ, второй вход - с вторым входом первой схемы «П, группа разр дных схем «И, выход каждой из которых соединен с

входом установки в «О соответствующего триггера вспомогательного регистра, первый вход соединен с выходом второй схемы «И, а второй вход - с выходом «1 соответствующего триггера основного регистра, соединенныс последовательно в кольцо разр дные логические узлы, каждый из которых содержит схему «ИЛИ и две схемы «П, причем первый вход каждой схемы «ИЛИ соединен с соответствующей шиной входа «Начальна  установка распределител , второй вход - с выходом первой схемы «И логического узла предшествующего разр да, а выход - с первыми входами цервой и второй схем «И данного логического узла, второй вход первой

схемы «И каждого логического узла соединен с выходом «О триггера соответствующего разр да вспомогательного регистра, второй вход второй схемы «И каждого логического узла соединен с выходом «1 триггера соответствующего разр да вспомогательного регистра , выход второй схемы «П каждого лолического узла соединен с информационным входом соответствующего триггера основного регистра.

Z, о

п 918

Т2

П v

74

У

IDJ П

о

y

у.

Г

П

/Ц

70

//TU

t

.

6/7

п

6/5