SU452827A1 - Устройство дл сравнени двоичных чисел - Google Patents
Устройство дл сравнени двоичных чиселInfo
- Publication number
- SU452827A1 SU452827A1 SU1913017A SU1913017A SU452827A1 SU 452827 A1 SU452827 A1 SU 452827A1 SU 1913017 A SU1913017 A SU 1913017A SU 1913017 A SU1913017 A SU 1913017A SU 452827 A1 SU452827 A1 SU 452827A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- inputs
- outputs
- registers
- numbers
- state
- Prior art date
Links
Description
1
Предлагаемое устройство относитс к области автоматиш и вычислительной техники и может быть использовано дл сравнени чисел, представленных многоразр дным параллельным кодом при реализации технических средств ЭЦВМ.
Известно устройство дл сравнени двоичных чисел, содержащее генератор импульсов , один из выходов которого соединён со входами первой и второй схем И, другие входы которых св заны с инверсными вы . ходами первого и второго триггеров соответственно , а выходы - через третью и четвертую схемы И, другими входами св занными с пр мыми выходами второго и первого триггеров, соответственно со входами первой и второй схем ИЛИ, другие входы которых св заны с выходами четвертой и третьей схем И соответственно, а выходы - со входами двух регистров, выходы старших разр дов которых подключены ко входам установки в единичное состо5шиё триггеров, входы установки в нулевое состо ние соединень с установочны-
ми входами регистров и шиной записи чнсел схемы И , ИЛИ и формировател .
Однако врем сравнени в таком устройстве велико, что вл етс большим недостатком , особенно при сложе1ши за изменением какой-либо величины, представленной многоразр дным параллельнь1М кодом, темп поступлени которой достаточно высок причем число импульсов, одредел ющее допуск на изменение этой величины, много меньше, чем число импульсов, необходимое дл заполне ш регистра.
Целью изобретени вл етс повышение быстродействи устройства.
Дл достижени этой цели в предложенном устройстве инверсные выходы каждого из одноименных разр1щов регистров св заны с одними из входов соответствующей схемы И, другие входы которых соединены со вторым выходом генератора и выходом третьего триггера, вход установки в единичное состо ние которого подключен через третью схему ИЛИ к выходам старишх разр дов регистров, вход установки в нулевое состо ние - к шине записи, а вы4 I ходы через формирователи - со входами установки в единичное состо ние соответст врагах разр дов регистров. В результате произведенных соединений максимальное число импульсов, необходимое дл . заполнени регистров (т. е. до jMOMeHTa начала отсчета разности) не превышает N импульсов ( N -ЧИСЛО разр дов регистра) вместо 2 импульсов использовании известных устройств. Функциональна схема устройства дл . сравнени двоичных чисел приведена на чертеже. Устройство содержит генератор тактовых импульсов 1, схемы И 2, 3.-3j схемы ИЛИ 4-7, регистры 8, 9, формирователи З-О, триггеры 11, 13 и схемы И 14, 15. Входной импульс записи производит запись сравниваемых чисел в регистры 8, 9 и устанавливает в нулевое состо 1ше триггеры 11, 13. Генератор тактовых импульсов 1 вырабатывает две последовательности импульсов , сдвинутых одна относительно другой на полпериода. Дл определенности положи что на схемы И 3-3- поступает опережающа последовательность импульсов, а да схемы И 2 -запаздывающа ,т. е.вкачес ;6е тактовых импульсов используетс запазд вающа последоватёльноЬть. Если какие (либо одноименные разр ды регистров 8 и9 наход тс в состо нии О, то опережающий импульс, пройд схемы И 3-3, и формирователи 10, устанавливает эти раз р ды в состошше . Разность сравнивае мых чисел при этом не мен етс , поскольку к обоим сравниваемым числам добавл етс одно и то же число. После этого на вход регистров 8 и 9 поступает тактовый импульс запаздывающей последовательност Импульс переноса с выходов рассмотренных одноименных разр дов регистров 8 и 9 по щл етс сразу же при поступлении на их входы тактового импульса. После прихода тактового импульса в регистрах 8 и 9 записываютс новые числа, -а с помощью опережающей последовательности импульсов снова вы вл ютс одноименные разр ды регистров 8 и 9, наход щихс в состо нии О, и они устанавливаютс в состо ние . Далее на вход регистров В и 9 снова поступает тактовый импульс запаздывающей последовательности. Описанный процесс продолжаетс до тех пор, пока на выходе одного из регистров не по витс импульс переполнени , ко .торый пройд через схему ИЛИ 6, опро74 кидывает триггер 11. В результате схемы И 3 -3j. оказываютс закрытыми по одному из, входов. Таким образом, вы вление состо ни О в одноименных разр - ; дахрегистров и установка их в состо ние резко ускор ет по вление импульса переполнени с выхода регистров, т. е. повыщает быстродействие устройства. Предположим, что первым по вилс импульс переполнени с выхода регистра 8. Это импульс поступает на триггер 12 и перебрасывает его. При этом данный триггер закрывает схему 2, выход которой через схему ИЛИ 4 св зан с входом регистра 8 и открывает схему И 14, через которую на вход схемы ИЛИ 4 и на вход устройства начинают поступать импульсы, число которых равно разности сравниваемых чисел . Со схемы ИЛИ 4 импульсы поступа ют на регистр 8, в котором формируетс параллельный код разности чисел. После по влени импульса переполнени на выходе регистра 9 перебрасываетс триггер 13, который закрывает вход этого регистра. В результате на выходе устройства формируетс разность чисел в виде импульсной последовательности, в регистре 8 записана разность чисел в параллельном коде, а регистр 9 находитс в нулевом состо нии. Следующий пришедшийимпульс записи уст навливает в исходное состо ние триггеры 11-13 и записывает сравниваемые числа в регистры 8 и 9. При этом устройство работает аналогично. Предмет изобретени Устройство дл сравнени двоичных .чисел , содержащее генератор импульсов, один из выходов которого соединен со входами первой и второй схем И, другие входы которых св заны с инверсньичш выходами первого и второго триггеров соответственно , а выходы - через третью и четвертую И схемы t другими входами св занные с пр мыми выходами второго и первЬго триггеров , соответственно со входами первой и второй схем ИЛИ, другие входы которых св заны с выходами четвертой и третьей схем И соответственно, а выходы - со входами двух регистров, быходы старших разр дов которых подключены ко входам установки в единичное состо ние триггеров, входы установки в нулевое состо5шие которь1х соединены с установочными входами регистров и щиной записи чисел, схемы И, ИЛИ и формирователи, о т л и ч а ю-г щ е е с тем, что, с целью повыщени быстродействи устройства в нем инверсные выходы каждого из одноименных раэ5 ,
р дов регистров св заны., одними э ftvaofioBИЛИ к выходам разр дов регисоответствуюшей схемы И, другие входы .стров, вход установки в нулевое состо ниекоторых соединены со втсфым выходом ге-S шине записи, а выходы - через фсфмиронератора и выходом третьего триггера,ватепи - со входами установки в едшш вход установки в ешншчаое состо ние ко- 5ное состо ние соответствующих разр дов
торого-. ПОДКЛЮЧИВ через третью схемурегистров.
462627
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1913017A SU452827A1 (ru) | 1973-04-06 | 1973-04-06 | Устройство дл сравнени двоичных чисел |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1913017A SU452827A1 (ru) | 1973-04-06 | 1973-04-06 | Устройство дл сравнени двоичных чисел |
Publications (1)
Publication Number | Publication Date |
---|---|
SU452827A1 true SU452827A1 (ru) | 1974-12-05 |
Family
ID=20551046
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU1913017A SU452827A1 (ru) | 1973-04-06 | 1973-04-06 | Устройство дл сравнени двоичных чисел |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU452827A1 (ru) |
-
1973
- 1973-04-06 SU SU1913017A patent/SU452827A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU452827A1 (ru) | Устройство дл сравнени двоичных чисел | |
US3323111A (en) | Distortion signal generator | |
US3519941A (en) | Threshold gate counters | |
SU1591010A1 (ru) | Цифровой интегратор | |
SU838701A1 (ru) | Устройство дл формировани кратчай-шЕгО пуТи B цифРОВОй СЕТи СВ зи | |
SU1117631A1 (ru) | Устройство дл сортировки чисел | |
RU2037958C1 (ru) | Делитель частоты | |
SU894862A1 (ru) | Формирователь многофазного сигнала | |
SU1180885A1 (ru) | Квадратор | |
SU1405058A1 (ru) | Генератор испытательных кодов | |
SU1547057A2 (ru) | Делитель частоты с переменным коэффициентом делени | |
SU1695389A1 (ru) | Устройство дл сдвига импульсов | |
SU1450112A1 (ru) | Преобразователь кодов | |
SU1439587A1 (ru) | Устройство приоритета | |
SU1295383A2 (ru) | Устройство дл определени свойств полноты логических функций | |
SU1465955A1 (ru) | Генератор псевдослучайных последовательностей | |
SU1088002A1 (ru) | Устройство дл моделировани систем массового обслуживани | |
SU544960A1 (ru) | Устройство дл извлечени квадратного корн | |
SU1185325A1 (ru) | Устройство для поиска заданного числа | |
SU1160563A1 (ru) | Устройство для счета импульсов | |
SU1619396A1 (ru) | Делитель частоты следовани импульсов | |
SU951402A1 (ru) | Устройство дл сдвига информации | |
SU1174919A1 (ru) | Устройство дл сравнени чисел | |
SU717756A1 (ru) | Устройство дл определени экстремального числа | |
SU1439747A1 (ru) | Устройство дл свертки кода числа по модулю |