SU1180885A1 - Квадратор - Google Patents

Abstract

1. КВАДРАТОР, содержащий три элемента задержки три элемента ИЛИ, три элемента И, отличающийс  тем, что, с целью расширени  области применени  за счет возможности работы с числами, представленными как в цифровой, так и в аналоговой форме, в него введены первый и второй сдвиговые регистры, сумматор. Триггер, коммутатор, первый и второй тактователи импульсов, блок синхронизации, два формировател  импульсов, выход первого регистра сдвига соединен с первым входом сумматора, выход которого подключен к информационному входу первого, сдвигового регистра, вход синхронизации которого соединен с входом синхронизации второго регистра сдвига и первым выходом блока синхронизации , второй выход которого соединен с управл ющими входами первого и второго регистров сдвига, информационные входы которых подключены к нулевой шине устройства, выход второго регистра сдвига соединен с инверсным входом сброса триггера и с первым входом первого элемента ИЛИ, в-opoii вход которого соединен через первый элемент задержки с пр мым выходом триггера, информационный вход.второго регистра сдвига соединен с выходом первого элемента И, первый и второй входы которого соединены соответственно с выходом первого элемента ИЛИ и с инверсным выходом триггера, информационный вход которого соединен с первым выходом, первого тактовател  импульсов, второй выход которого соединен с первым входом второго элемента И, выход которого подключен к второму входу сумматора, а второй вход соединен с выходом коммутатора, управл ющий вход которого соединен с выходом (Л второго тактовател  импульсов, информационный вход которого соединен с информационным входом первого тактовател  и третьим выходом блока в синхронизации, четвертый выход которого соединен с первым входом третьего элемента ИЛИ, второй вход которого 00 через второй элемент задержки подключен к выходу второго регистра о сдвига, выход третьего элемента ИЛИ (Х соединен с вторым информационным 90 входом коммутатора и через третий сл элемен г задержки - с первым информационным входом коммутатора, п тый выход блока синхронизации соединен с входом запуска первого и второго формирователей импульсов, информационные входы которых  вл ютс  информационными входами устройства, выход первого формировател  импульсов соединен с первым входом второго элемента ИЛИ, выход которого соединен с входом управлени  первого тактовател  и с первым входом третьего элемента И, кыход которого

Description

соединен с входом управлени  второго тактовател , а второй вход - с вторым входом второго элемента ИЛИ и выходом второго формировател  импульсов .

2. Квадратор по п.1, о т л и-, чающийс  тем, что блок синхронизации содержит генератор импульсов , распределитель импульсов, генератор одинаковых импульсов триггер , два коммутатора, элемент НЕ, выход генератора импульсов соединен с первым выходом блока синхронизации и входом распределител  импульсов, первый выход которого соединен с четвертым выходом блока синхронизации , а второй выход соединен с третьим выходом блока синхронизации, информационным входом триггера и информационным входом генератора одиночных импульсов, управл ющий вход которого соединен с выходом первого коммутатора, первый вход которого соединен с земл ной шиной, а второй вход через элемент НЕ подключен к земл ной шине, выход, генератора

подключен к входу второго коммутатора , первый выход которого соединен с управл юпщм входом триггера,пр мой выход которого подключен к второму выходу блока синхронизации,второй i выход второго коммутатора соединен с п тым выходом блока синхронизации.

3. Квадратор по п.1, о т л и чающийс  тем, что тактователь содержит два элемента НЕ, элемент ИЛИ и два элемента И-НЕ, первый вход первого элемента И-НЕ соединен с информационным входом тактовател  и первым входом элемента ИЛИ, выход которого соединен с первым входом второго элемента И-НЕ, выход которог соединен с вторым выходом тактовател  и вторым входом первого элемента И-НЕ, выход которого через первый элемент НЕ соединен с первым выходом тактовател  и с вторым входом второго элемента И-НЕ, управл ющий вход тактовател  через второй элемент НЕ - с вторым входом элемента ИЛИ.

1

Изобретение относитс  к автоматике и вычислительной технике и предназначено дл  возведени  в квадрат либо дл  формировани  суммы квадратов двух величин, представленных в цифровой или аналоговой форме представлени  информации.

Цель изобретени  - расширение области применени  за счет возможности работы с числами, представленными как в цифровой, так и в аналоговой форме.

На фиг. 1 изображена структ.урна  схема предлагаемого квадратора; на фиг. 2 - структурна  схема блока синхронизации и тактовател  импульсов .

Квадратор (фиг.1) содержит регистры 1 и 2 сдвига, сумматор 3, триггер 4, элементы ИЛИ 5-7, элементы И 810 , элементы 11-13 задержки на такт, коммутатор 14, блок 15 синхронизации тактователи 16 и 17 импульсов, формирователи 18 и 19 импульсов, информационные входы 20 и 21 устройства.

Блок (фиг.2) содержит триггер 22, генератор 23 импульсов, распределитель 24 импульсов, генератор 25 одиночных- импульсов, коммутаторы 26 и 2 элемент НЕ 28, выходные шины 29-33.

Тактователь 16 или 17 импульсов (фиг. 2) содержит два элемента И-НЕ 34 и 35, два элемента НЕ 36 и 37, элемент ИЛИ 38, два входа 31 и 39, два выхода 40 и 41.

Квадратор работает следующим образом .

В исходном состо нии коммутатором 27 блока 15 синхронизации подключают выход генератора 25 одиночных импульсов к информационному входу триггера 22. Генератор 23 импульсов блока 15 синхронизации формирует последовательность тактовых импульсов , из которых п-разр дный распределитель 24 импульсов формирует п последовательностей импульсов длителностью , 1/f, периодом T Tni/f и сдвинутых друг относительно друга на врем  f 1/f, где f - частота тактовых импульсов генератора 23, п количество разр дов регистров 1 и 2 сдвига. Коммутатором 26 .подают 1:игн логической 1 с выхода элемента НЕ 28 на вход запуска генератора 25 одиночных импульсов, на вькоде которого выдел етс  одиночный импульс из последовательности Ц -го разр да распределител  24 импульсов Выходной импульс генератора 25 одиночных импульсов через коммутатор 27 поступает на информационный вход триггера 22, устанавлива  его в еди ничное состо ние. Сигнал логической 1 пр мого выхода триггера 22 поступает на входы управлени  регистров 1 и 2 сдвига, которые под действием тактовых импульсов, поступающих с .первого выхода блока 15 синхронизации, устанавливаютс  в нулевое состо ние, поскольку на их входе ввода данных действует сигнал логического О. Триггер 4 устанавливаетс  в нулевое состо ние нул вым сигналом, сдвигаемым с: выхода регистра 2 сдвига. Таким образом, в исходном состо нии регистры 1 и 2 сдвига, а также триггер 4 наход тс  в нулевом состо нии. В исходном сос то нии при нулевом сигнале на входе управлени  коммутатор 14 подключает выход элемента ИЛИ 7 по второму вхо ду элемента И 9. Режим вычислений устанавливаетс  коммутатором 27 путем подключени  выхода генератора 25 одиночных импульсов к входам запуска формирователей 18 и 19 импульсов. Вычислени  в квадраторе начинаютс  после запус ка с помощью коммутатора 26 генератора 25 одиночных импульсов, выходной импульс которого запускает формировател  18 и 19 импульсов. На выходах формирователей 18 и 19 импульсов формируютс  импульсы, длительность которых пропор1щональна сигналам (аналоговым или цифровым ) , действующим на информационных входах 20 и 21 устройства. Если длительность вькодных импуль-50 сов формирователей 18 и 19 импульсов различна, то наибольший по длительности импульс выдел етс  на выходе элемента ШШ 6, а импульс меньшей длительности - на выходе элемента И 10, под действием которого такто- ватель 17 импзльсов формирует из последовательности импульсов О -го 55 54 разр да распределител  24 импульсов строб пачки импульсов, количество которых пропорционально наименьшей величине, действующей на одном из информационных входов 20 или 21 устройства. Строб тактовател  17 импульсов переключает коммутатор 14 в состо ние,в котором выход элемента 13 задержки подключаетс  к второму входу элемента И 9. Под действием наибольшего импульса выхода элемента ИЛИ 6 и поиледовательности импульсов П -го разр да распределител  24 импульсов тактователь 16 импульсов формирует на первом выходе строб пачки импульсов , а на втором выходе пачку импульсов, количество которых пропорционально наибольшей величине, действующей на одном иэ информационных входов 20 или 21 устройства. Строб первого выхода тактовател  16 импульсов открывает элемент И 9, а пачка импульсов второго выхода тактовател  16 импульсов поступает на информационный вход триггера 4. Первый импульс пачки устанавливает в единичное состо ние триггер 4 в п-м такте (соответствующему сдвигу разр дов кодов с выходов регистров Iи 2 сдвига). Установка триггера 4 в единичное состо ние приводит к формированию на его инверсном выходе нулевого сигнала, блокирующего элемент И 8, а на пр мом выходе - единичного сигнала, который спуст  врем  задержки элементом I1задержки на такт начинает действовать через элемент ИЛИ 5 на первом входе элемента И 8. Под действием тактовых импульсов первого выхода блока 15 синхронизации с выхода регистра 2 сдвига в первом такте сдвигаетс  младший разр д начального нулевого кода, сигнал которого поступает на инверсный вход сброса триггера 4 и устанавливает его в нулевое положение. В нулевом состо нии на инверсном выходе триггера 4 формируетс  единичный сигнал, который снимает блокировку элемента И 8. Благодар  задержке на такт элементом 11 сигнтла пр мого выхода триггера 4 на выходе элемента И 8 формируетс  импульсный сигнал, который в первом такте записываетс  в качестве младшего разр да кода в регистр 2 сдвига под действием тактовых импульсов первого выхода блока 15 синхронизации . В течение первого такта выходной сигнал первого разр да распределите л  24 импульсов, действующий на чет вертом выходе блока 15 синхронизаци поступает через элемент ИЛИ 7 на вход элемента 13 задержки. В следующем такте выходной сигнал элемента 13 задержки через коммутатор 14, элемент И 9, сумматор 3 поступает на информационный вход регистра 1 сдвига. Под действием тактовых импульсов первого выхода блока 15 синхронизации во втором такте в регистр 1 сдвига записываетс  единичный сигнал в качестве второго разр да кода. В течение последующих тактов с второго до п-го, разр ды кодов с первого по п-й под действием T iKTOBbK импульсов первого выхода блока 15 синхронизации сдвигаютс на выход регистров 1 и 2 сдвига. Таким образом, после первого шаг вычислений в течение п-тактов в регистрах сдвига 1 и 2 формируютс  соответственно двоичные коды квадратной функции 2 х 2 и аргумента Х| 1 . На втором и последующих шагах вычислений до окончани  дейст ви  наименьшего импульсного сигнала на выходах формирователей 18 и 19 импульсов устройство формирует в регистрах 1 и 2 сдвига соответствен но двоичные коды квадратичной функции и аргумента согласно ,соотношени 2 ., + 4 х,,. + 2 , (1 где х- и - значени  аргумента квадратичной функци на i и i-1 шагах вы лений соответственно . Например, установка триггера 4 в единичное состо ние i-м импульсом пачки, действующей на втором вькоде тактовател  16 импульсов, обеспечивает формирование в регистрах 1 и 2 сдвига двоичных кодов величин 2 X; и х- соответственно, согласно соотношению (1), следующим образом. Под действием тактовых импульсов первого выхода блока 15 синхронизации на первый вход сумматора 3 сдвигаетс  двоичный код величины 2 X ;.. квадратичной функции на предьщущем шаге вычислений а с выхода регистра 2 сдвига через элементьЕ 12 и 13 задержки на такт, элементы ИЛИ 7, И 9, и коммутатор 14 на второй вход сумматора 3 сдвигаетс  двоичный код аргумента 4 х Последовательна  задержка элементами 12 и 13 задержки на два такта обеспечивает сдвиг на два разр да двоичного кода аргумента на предыдущем шаге вьгаислений по отношению к двоичному коду функции 2 х , сдвигаемому с выхода регистра 1 сдвига. Сумматор 3 формирует согласно соотношению (1), двоичный код квадратичной функции 2 х на i-м шаге вычислений, который последовательно , начина  с младшего разр да, сдвигаетс  с выхода сумматора 3 в регистр 1 сдвига. Сигнал двух единиц мпадшего разр да поступает с четвертого выхода блока 15 синхронизации через элементы ИЛИ 7, И 9, элемент I3 задержки и коммутатор 4 на второй вход сумматора 3 . В это врем  в регистре 2 двоичный код величины х;., увеличиваетс  на единицу. Действительно,установка триггера 4 в единичное состо ние обеспечивает разрыв цепи циркул ции кодов с выхода регистра 2 сдвига на его вход, так как элемент И 8 закрыт нулевым сигналом инверсного выхода триггера 4. Следовательно, до возврата триггера 4 в нулевое состо ние в младшие разр ды кода регистра 2 сдвига записываютс  нулевые сигналы. Триггер 4 вернет в нулевое состо ние первый, начина  с младшего разр да, нулевой сигнал кода, который сдвигаетс  с выхода регистра 2 сдвига. Переход триггера 4 из единичног5 состо ни  в нулевое приводит к формированию на выходе элемента И 8 импульсного сигнала, благодар  задержке элементом 11 задержки единичного сигнала пр мого выхода .триггера 4 его предьщущего состо ни . Следовательно, вместо сдвигаемого с выхода регистра 2 сдвига нулевого сигнала на информационный вход регистра 2 сдвига поступает единичный сигнал с выхода элемента И В. Остальные разр ды двоичного кода, сдвигаемого с выхода регистра 2 сдвига, переписываютс  в регистр 2 сдвига без изменени  через элементы ИЛИ 5 и И В, так к у 7 триггер 4 находитс  в нулевом состо Таким образом, двоичный код в ре гистре 2 сдвига на каждом шаге вычислений увеличиваетс  на единицу и соответствует количеству импульсо действующих на втором выходе тактовател  16 импульсов. После окончани  действи  наимень шего импульса на выходе формировател  18 или 19 импульсов элемент И 10 закрываетс  и на выходе тактовател  17 устанавливаетс  нулевой сигнал. Нулевой сигнал первого выхо да тактовател  17 импульсов обеспеч вает возврат коммутатора 14 в исход ное состо ние, в котором выход элемента ИЛИ 7 подключаетс  к второму входу элемента И 9, на первом входе которого продолжает действовать строб выхода тактовател  16 импульсов до окончани  действи  наибольшего импульса на выходе формировате л  18 или 19 импульсов. На интервале времени от момента окончани  наименьшего до момента окончани  наибольшего импульса на выходах формирователей 18 и 19 импульсов устройство формирует сумму квадратов двух величин согласно следующему соотношению y-t, + х (уГ+ х ) + 2у.+ 1 где X - наименьша  входна  величина; у - наибольша  входна  величин К моменту окончани  наименьшего импульса (соответствующего наименьшей входной величине) в регистре 1 сдвига формируетс  согласно соотнош нию (1) двоичный код 2х удвоенного значени  квадрата наименьшей величины , а в регистре 2 сдвига - дво ичный код X наименьшей величины. Допустим, что наименьший импульс величины X окончитс  на i-м шаге вычислений, тогда и . Поэтому после i-ro шага вычислений в регистре 1 сдвига содержитс  двоичный код величины 2х у, + х, а в регистре 2 сдвига-двоичный код величины у- , который с помощью элемента 12 задержки удваиваетс . На элемента ИЛИ 7 формируетс  последовательный двоичный код величины 2 у + 1, так как в мпадший разр д кода записываетс  единичный сигнал четвертого выхода блока 15 858 синхронизации. Последовательный двчичный код величины 2 у,- + 1 поступает с выхода элемента ИЛИ 7 через коммутатор 14 и элемент И 9 на второй вход сумматора 3, на первый вход которого с выхода регистра 1 сдвига сдвигаетс   оследовательный двоичный код величины у + х . Результат суммировани , который согласно соотношению (2) равен величине у, + х , записываетс , начина  с младшего разр да, в региатр 1 сдвига под действием тактовых импульсов первого выхода блока 15 синхронизации. В то же врем  на (i+ 1)-м шаге вычислений в течение п тактов двоичный код в регистре 2 сдвига в процессе перезаписи с выхода на вход через элементы ИЛИ 5 и И 8 увеличиваетс  на единицу как было ранее описано. На всех последующих шагах вычислени  вьшолн ютс  аналогичным образом до момента окончани  наибольшего импульса входной величины у. В этом случае на выходе элемента ИЛИ 6 устанавливаетс  нулевой сигнал, который устанавливает на первом и втором выходах тактовател  16 импульсов нулевые сигналы. Нулевой сигнал первого выхода тактовател  15 импульсов блокирует элемент И 9. В регистре 1 сдвига динамическим способом путем циркул ции двоичного кода через сумматор 3 фиксируетс  сумма квадратов двух входных величин у«+ х в регистре 2 сдвига запоминаетс  динамическим способом путем циркул  кода через элементы ИЛИ 5 и И 8 двоичный код наибольшей входной величины у. Тактователь 16 или 17 импульсов работает следующим образом. На вход 31 поступает последовательность импульсов, а на вход 39 сигнал управлени . В случае отсутстви  сигналов упавлени  на входе 39, на выходе лемента НЕ 36, устанавливаетс  сигнал огической 1, поступающей через лемент -ИЛИ 38 на один из входов лемента И-НЕ 34. Во врем  паузы ежду импульсами на входе 31 на ыходе элемента И-НЕ 35 формируетс  игнал логической 1, который совестно с единичным сигналом выхода лемента ИЛИ 38 устнавливает на выходе элемента И-НЕ 34 сигнал логического О, блокирующий элемент И-НЕ 35 во врем  действи  импульса на входе 31. Сигнал логической 1 выхода элемента И-НЕ 35 поддерживает сигнал логического О на выходе элемента НЕ 37.

В действи  единичного сигнала на входе 29 управлени  на выходе элемента НЕ 36 устнавливаетс  сигнал логического О.Во врем  паузы между -импульсами на входе 31 на выходе элемента ИЛИ 38 устанавливаетс  сигнал логического 0, формирующий на выходе элемента И-НЕ 34 единичный сигнал строба, который пропускает последовательность импульсов входа 31 через элементы И-НЕ 35 и НЕ 37 на выход тактовател  импуль8510

сов. В этом режиме во времй действи  импульса на входе 31 нулевой сигнал на выходе элемента И-НЕ 35 блокирует элемент И-НЕ 34, на выходе которого поддерживаетс  сигнал логической 1 строба.

Таким образом, предлагаемый квадратор может использоватьс  в режиме

формировани  квадратичной функции, если на одном из входов 20 или 21 устройства поступает входной сигнал (аналоговый или цифровой), а на другом информационном входе устройства

действует нулевой сигнал. Если сигналы на входах 20 и 21 квадратора действуют одновременно, то квадратор формирует двоичный код суммы квадратов двух входных величин.

Claims (3)

1. КВАДРАТОР, содержащий три элемента задержки» три элемента ИЛИ, три элемента И, отличающийся тем, что, с целью расширения области применения за счет возможности работы с числами, представленными как в цифровой, так и в аналоговой форме, в него введены первый и второй сдвиговые регистры, сумматор, триггер, коммутатор, первый и второй тактователи импульсов, блок синхронизации, два формирователя импульсов, выход первого регистра сдвига соединен с первым входом сумматора, выход которого подключен к информационному входу первого, сдвигового регистра, вход синхронизации которого соединен с входом синхронизации второго регистра сдвига и первым выходом блока синхронизации, второй выход которого соединен с управляющими входами первого и второго регистров сдвига, информационные входы которых подключены к нулевой шине устройства, выход второго регистра сдвига соединен с инверсным входом сброса триггера и с первым входом первого элемента ИЛИ, второй вход которого соединен через первый элемент задержки с < прямым выходом триггера, информационный вход второго регистра сдвига соединен с выходом первого элемента И, первый и второй входы которого соединены соответственно с выходом первого элемента ИЛИ и с инверсным выходом триггера, информационный вход которого соединен с первым выходомпервого тактователя импульсов, второй выход которого соединен с первым входом второго элемента И, выход которого подключен к второму входу сумматора, а второй вход соединен с выходом коммутатора, управляющий вход которого соединен с выходом второго тактователя импульсов, информационный вход которого соединен с информационным входом первого тактователя и третьим выходом блока синхронизации, четвертый выход которого соединен с первым входом третьего элемента ИЛИ, второй вход которого через второй элемент задержки подключен к выходу второго*регистра сдвига, выход третьего элемента ИЛИ соединен с вторым информационным входом коммутатора и через третий элемен ? задержки - с первым информационным входом коммутатора, пятый выход блока синхронизации соединен ' с входом запуска первого и второго формирователей импульсов, информационные входы которых являются информационными входами устройства, выход первого формирователя импульсов соединен с первым входом второго элемента ИЛИ, выход которого соединен с входом управления первого тактователя и с первым входом третьего элемента И, выход которого

SU„_U 1180885 соединен с входом управления второго тактователя, а второй вход - с вторым входом второго элемента ИЛИ и выходом второго формирователя импульсов .

2. Квадратор по п.1, о т л и-, чающийся тем, что блок синхронизаций содержит генератор импульсов, распределитель импульсов, генератор одинаковых импульсов, триггер, два коммутатора, элемент НЕ, выход генератора импульсов соединен с первым выходом блока синхронизации и входом распределителя импульсов, первый выход которого соединен с четвертым выходом блока синхронизации, а второй выход соединен с третьим выходом блока синхронизации, информационным входом триггера и информационным входом генератора одиночных импульсов, управляющий вход которого соединен с выходом первого коммутатора, первый вход которого соединен с земляной шиной, а второй вход через элемент НЕ подключен к земляной шине, выход, генератора подключен к входу второго коммутатора, первый выход которого соединен с управляющим входом триггера,прямой выход которого подключен к второму выходу блока синхронизации,второй ' выход второго коммутатора соединен с пятым выходом блока синхронизации.

3. Квадратор по п.1, о т л й чающийся тем, что тактователь содержит два элемента НЕ, элемент ИЛИ и два элемента И-НЕ, первый вход первого элемента И-НЕ соединен с информационным входом тактователя и первым входом элемента ИЛИ, выход которого соединен с первым входом второго элемента И-НЕ, выход которого соединен с вторым выходом тактовате— ля и вторым входом первого элемента И-НЕ, выход которого через первый элемент НЕ соединен с первым выходом тактователя и с вторым входом второго элемента И-НЕ, управляющий вход тактователя через второй элемент НЕ - с вторым входом элемента ИЛИ.

I