SU1550512A1 - Устройство дл вычислени квадрата и квадратного корн - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в цифровых вычислительных устройствах и цифровых измерительных приборах. Изобретение позвол ет вести обработку информации, представленной как в виде число-импульсного кода, так и в виде двоичного кода. Устройство дл  вычислени  квадрата и квадратного корн  содержит реверсивный счетчик, элемент задержки, накапливающий сумматор, три элемента И, три элемента ИЛИ, два элемента 2 И-ИЛИ, три мультиплексора, схему сравнени , управл емый генератор пр моугольных импульсов с соответствующими св з ми. 2 ил.

Description

(Л

С

Изобретение относитс  к вычислительной технике и может быть использовано в цифровых вычислительных устройствах и цифровых измерительных приборах при обработке информации, представленной число-импульсным и двоичным параллельным кодома

Цель изобретени  - расширение области применени  за счет возможности вычислени  как в число-импульсном, так и в двоичном параллельном коде.

На фиг.1 представлена функциональна  схема устройства; на фиг„2 - схема управл емого генератора пр моугольных импульсов0

Устройство содержит реверсивный счетчик I, элемент задержки 2, накапливающий сумматор 3, элементы И 4 - 6, элементы ИЛИ 7-9, мультиплексоры 10 - 12, схему 13 сравнени , элементы 2И-ИЛИ 14 и 15, управл емый генератор 16 пр моугольных импульсов , элементы НЕ 17 и 18, элемент ИЛИ-НЕ 19, элемент 20 ИСКЛЮЧАЮЩЕЕ ИЛИ и конденсатор 21.

Устройство работает следующим образом.

Сначала устанавливаетс  режим работы устройства, дл  этого на вход задани  нужного режима подаетс  сигнал логической единицы, а на входы задани  других режимов подаютс  сигналы логического нул . Рассмотрим работу устройства в режиме вычислени  квадрата в число-импульсном коде. На вход задани  режима вычислени  квадрата в число-импульсном коде элемента 2И-ИЛИ 15 подаетс  сигнал логической единицы. Затем на вход сброса устройства подаетс  сигнал логической единицы, который не проходит через второй мультиплексор 11,

20

поскольку на управл ющем входе пос- лйднего присутствует сигнал логичес кого нул  с входа задани  режима вычислени  квадрата устройства в дво- ичном параллельном коде. Но сигнал логической единицы с входа сброса устройства поступает на вход установки нул  накапливающего сумматора 3, а т4кже, пройд  через третий элемент JQ И 6, поступает на вход установки нул  реверсивного счетчика 1. Тем самым реверсивный счетчик 1 и накапливающий сумматор 3 устанавливаютс  в нулевое состо ние После окончани  дей- 15 стви  сигнала логической единицы на сброса устройства на вход чис- л(| -импульсного кода устройства начи- поступать пр моугольные импуль- ciji, представл ющие собой число-им- п льсный код входного числа. Эти им-- проход т через второй элемент 2Й-ИЛИ 15 и поступают на суммирующий вйод реверсивного счетчика 1 и через Bfopou элемент ИЛИ 8 на вход приема информации накапливающего сумматора 3, По переднему фронту пр моугольных импульсов к содержимому накапливающе- сумматора 3 прибавл етс  умноженное ни два содержимое реверсивного счет- 30 чйка i плюс единица. Это достигнуто зЈ счет того, что на разр дные входы накапливающего сумматора 3 содержи- реверсивного счетчика 1 с его разр дных выходов подаетс  со смещением на один разр д в сторону стар- пфх разр дов, а на вход младшего разр да разр дных входов накапливающего сумматора 3 подан сигнал логической единицы. По заднему фронту входных пр моугольных импульсов содержимое реверсивного счетчика 1 увеличиваетс  на единицу. Таким образом, в накапливающем сумматоре 3 формируетс  сумма нечетных чисел 1,3,5,0.„,(2п-1), Д5 равна , как известно, квадрату числа

25

35

40

п,

т,е„ после поступлени  п входных

Пр моугольных импульсов содержимое накапливающего сумматора 3 будет равно

Х(2п-1) п2„ Код квадрата числа 1

п с выхода результата накапливающего сумматора 3 поступает на разр дные Входы первого мультиплексора 10, про- гЮдит через него, поскольку на уп- 5 равл ющем входе последнего присутствует сигнал логического нул  и поступает на выход устройства.

0

Q 5 0 5

5

5

0

5 В режиме вычислени  квадратного корн  в число-импульсном коде сигнал логической единицы подаетс  на вход задани  режима вычислени  квадратного корн  в число-импульсном коде устройства, откуда он поступает на вход первого элемента 2И-ИЛИ 14. -Как и в предыдущем режиме, на вход сброса устройства поступает сигнал логической единицы, который устанавливает в нулевые состо ни  накапливающий сумматор 3 и реверсивный счетчик 10 Как и в предыдущем режиме, после окончани  сигнала логической единицы на входе сброса устройства, на вход число-импульсного кода устройства начинают поступать пр моугольные импульсы , представл ющие собой число- импульсный код входного числа. Эти импульсы проход т через первый элемент 2И-ИЛИ 14 и поступают на вычитающий вход реверсивного счетчика 10 Каждый раз, когда содержимое реверсивного счетчика 1 равно нулю и приходит импульс на его вычитающий вход, на его выходе переноса по вл етс  импульс, который проходит через второй элемент ИЛИ 8 и поступает на вход приема информации накапливающего сумматора 3. По переднему фронту этого импульса к содержимому накапливающего сумматора 3 прибавл етс  единица , поскольку на всех его разр дных входах, кроме первого, на который посто нно подан сигнал логической единицы, присутствует содержимое реверсивного счетчика 1, равное в этот момент нулю, Кроме того, импульс с выхода переноса реверсивного счетчика 1 проходит через элемент задержки 2 и, пройд  второй мультиплексор 11, поскольку на управл ющем входе последнего присутствует сигнал логического нул  с входа задани  режима вычислени  квадрата в двоичном параллельном коде, поступает на вход разрешени  приема кода реверсивного счетчика 1. К этому моменту новое, увеличенное на единицу содержимое накапливающего сумматора 3 с его выхода результата, пройд  через третий мультиплексор 12, со сдвигом на один разр д в сторону старших разр дов, т,е0 умноженное на два, поступает на разр дные входы .реверсивного счетчика 1. По импульсу на входе разрешени  приема кода реверсивного счетчика 1 удвоенное зла515

чение содержимого накапливающего сумматора 3 заноситс  в реверсивный счетчик 1. Подобным образом, всегда, кот- да приходит входной импульс, а реверсивный счетчик 1 находитс  в нулевом состо нии, содержимое накапливающего сумматора 3 увеличиваетс  на единицу и удвоенное значение этого содержимого заноситс  в реверсивный счетчик I. Первое увеличение содержимого накапливающего сумматора 3 происходит после прихода первого импульса, второе - после четвертого, третье - после дев того и т0д0, т0ео в накапли- вающем сумматоре 3 формируетс  код .целой части корн  квадратного из числа импульсов, поступивших на вход число-импульс но го кода устройства,, Далее содержимое накапливающего сум- матора 3 с его выхода проходит через первый мультиплексор 10 на выход устройства.

В режиме вычислени  квадрата в двоичном параллельном коде сигнал логической единицы подаетс  на вход задани  режима вычислени  квадрата в двоичном параллельном кодей На вход параллельного кода устройства подаетс  двоичный параллельный код числа, квадрат которого необходимо вычислить. Затем, на вход сброса устройства подаетс  сигнал логической единицы,, По этому сигналу накапливающий сумматор 3 устанавливаетс  в нулевое состо ние. Кроме того,сигнал логической единицы с входа сброса устройства проходит через второй мультиплексор 11, поскольку на управл ющем входе последнего присутст- вует сигнал логической единицы с входа задани  режима вычислени  квадрата в двоичном параллельном коде и поступает на вход разрешени  приема кода реверсивного счетчика 1, Тем самым двоичный параллельный код входного числа заноситс  в реверсивный счетчик 1. Двоичный параллельный код входного числа поступает на разр дные входы реверсивного счетчика 1, пройд  через третий мультиплексор 12, так как на управл ющем входе последнего присутствует сигнал логической единицы с входа задани  режима вычислени  квадрата в двоичном парал- лельном коде. Этим же сигналом логи- | ческой единицы„поступающим на инверсный вход третьего элемента И 6,предотвращаетс  поступление сигнала

126

логической единицы с входа сброса устройства на вход установки нул  реверсивного счетчика 1 , С входа сброса устройства сигнал логической единицы поступает на вход запускающего сигнала управл емого генератора 16 пр моугольных импульсов. Сигнал логической единицы с входа сброса устройства поступает на второй вход элемента ИЛИ-НЕ 19. Вследствие этого на выходе элемента ИЛИ-НЕ 19 присутсвует сигнал логического нул , который проходит через первый элемент НЕ 17, второй элемент НЕ 18 и присутствует на первом входе элемента ИЛИ-НЕ 19. Длительность сигнала логической единицы на входе сброса устройства выбираетс  достаточной дл  того, чтобы конденсатор 21 успел зар дитьс  и на выходах элементов НЕ 17 и 18 сигналы достигли уровней логических единицы и нул  соответственно . На первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 20,  вл ющийс  входом управлени  начальной фазой выходного сигнала управл емого генератора 16 пр моугольных импульсов, поступает сигнал логической единицы с входа задани  режима вычислени  квадрата в двоичном параллельном коде. Поэтому на элементе ИСКЛЮЧАЮЩЕЕ ИЛИ 20 происходит инвертирование сигнала, поступающего на его второй вход с выхода элемента ИЛИ-НЕ 19а Таким образом , при действии сигнала логической единицы на входе сброса устройства, на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 20,  вл ющегос  выходом управл емого генератора 16 пр моугольных импульсов , присутствует сигнал логической единицы, а после окончани  действи  указанного сигнала на вход сброса устройства, на выходе элемента ИЛИ- НЕ 19 сразу же по вл етс  сигнал логической единицы, а, значит, на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 20 - сигнал логического нул . Затем управл емый генератор 16 пр моугольных импульсов начинает вырабатывать пр моугольные импульсы, но важно, что в данном режиме вначале формируетс  спад импульса, т.е,, задний фронт. Он проходит через третий элемент ИЛИ 9, через первый элемент 2И-ИЛИ 14 и по с- тупает на вычитающий вход реверсивного счетчика 1, уменьша  его содержимое на единицу То есть, если в реверсивный счетчик 1 было занесено

значение п по сигналу логической единицы на входе сброса устройства, то теперь содержимое счетчика станов тс  равным п-1. Кроме того, импульсы с выхода управл емого генератора 16 j пройд  третий элемент ИЛИ 9, элемент И 4 и второй элемент 8, поступают на вход приема информации накапливающего сумматора 3 и по переднему фронту прибавл ют к содержимому последнего удвоенное содержимое реверсивного счетчика 1 пхюс единица. То есть по первому им- пульсу содержимое накапливающего сумматора станет равным 2п-2+1 2п-1. Затем, по заднему фронту это10

15

ГС С

43

МА

импульса содержимое реверсивного етчика 1 уменьшитс  еще на едини20

25

30

и станет равным п-2. По передне- фронту второго импульса к содержимому накапливающего сумматора 3 прибавл етс  2п-4+1 2п-3 и т0До , в накапливающем сумматоре 3 накапливаетс  сумма нечетных чисел. происходит до тех порр пока содержимое реверсивного счетчика 1 не станет равным нулю. Тогда при поступлении на его вычитающий вход оче- р дного импульса на его выходе пере- по вл етс  сигнал логической единицы, который проходит через первый элемент ИЛИ 7, третий элемент -ИЛИ 9 и поступает на первый первого элемента И 4 и на вход первого элемента 2И-ИЛИ 14 Тем са- MI(IM предотвращаетс  сн тие сигнала логической единицы с вычитающего входа реверсивного счетчика 1 и входа пЬиема информации накапливающего40

сумматора 3. Работа схемы прекращаетс . Сигнал логической единицы с выхода первого элемента ИЛИ 7  вл етс  - сигналом конца режима в двоичном параллельном коде. Передним фронтом 45 последнего n-го импульса, т.е. когда содержимое реверсивного счетчика равно нулю, к содержимому накапливающего сумматора прибавл етс  единица. Таким образом, в накапливающем сумма- JQ торе накоплена сумма

Х(2п-1) пг. 1

Содержимое накапливающего сумматора 3 с его выходов результата проходит через первый мультиплексор 10 на выход устройства.

15505128

В режиме вычислени  квадратного корн  в двоичном параллельном коде сигнал логической единицы подаетс  на вход задани  режима вычислени  квадратного корн  в двоичном параллельном коде, откуда поступает на соответствующий вход второго элемента 2И-ИЛИ 15, на вход второго элемента ИЛИ 8 и на управл ющий вход первого мультиплексора 10. На вход двоичного параллельного кода устройства подаетс  двоичный параллельный код, квадратный корень которого необходимо вычислить. Этот код должен сто ть на входе параллельного кода устройства все врем  вычислени - квадратного ; корн 0 Далее подаетс  сигнал логической единицы на вход сброса устройства Этим сигналом останавливаетс  управл емый генератор 16 пр моугольных импульсов и устанавливаютс  в нулевое состо ние реверсивный чик 1 и накапливающий сумматор 30 После окончани  действи  сигнала логической единицы на входе сброса устройства управл емый генератор 16 пр моугольных импульсов начинает выдавать на своем выходе пр моугольные импульсы. Причем, поскольку на входе управлени  начальной фазой управл емого генератора 16 присутствует, в данном режиме, сигнал логического нул , который поступает на первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 20, то сразу после окончани  сигнала логической единицы на входе сброса устройства на выходе управл емого генератора 16 возникает передний фронт импульса. Импульсы с выхода управл емого генератора 16 пр моугольных импульсов проход т через третий элемент ИЛИ 9, второй элемент 2И-ИЛИ 15 и поступают на суммирующий вход реверсивного счетчика 1 и через второй элемент ИЛИ 8 на вход приема информации накапливающего сумматора 3. По переднему фронту импульсов к г содержимому накапливающего сумматора 3 прибавл етс  удвоенное содержимое реверсивного счетчика 1 плюс единица, а по заднему фронту к содержимому реверсивного счетчика 1 добавл етс  единица,т.е.,в накапливающем сумматоре 3 копитс  сумма нечетных чисел, равна  квадрату числа, , наход щегос  в реверсивном счетчике 1, Т(,е, содержимое реверсивного счетчика 1 - есть цела  часть корн  квад35

55

у15

ратного из содержимого накапливающего сумматора 30 Содержимое накапливающего сумматора 3 сравниваетс  на схеме 13 сравнени  с кодом числа, поступающим на вход двоичного парал- лельного кода устройства Схема 13 сравнени  может быть выполнена, например , на основе микросхем типа 533 СП1. Пусть на вход довичного параллельного кода устройства поступает код числа А. Причем n2 A г(п+1) Тогда при поступлении п импульсов с выхода управл емого генератора 16 пр моугольных импульсов содержимое реверсивного счетчика 1 будет равно п, а содержимое накапливающего сум

матора 3 - (2n-l) п . При поступ1

лении следующего (n+l)-ro импульса он своим передним фронтом прибавит к содержимому накапливающего сумматора 3 -(2n+l) и содержимое его будет равно

IW

Z 2(n+l)-l (n+l) 7 А 1

Значит на выходе схемы 13 сравнени  по витс  сигнал логической единицы , который пройдет через второй элемент И 5,первый элемент ИЛИ 7, третий элемент ИЛИ 9, второй элемент 2И-ИЛИ 15 и тем самым предотвратит по вление заднего фронта (п-И)-го импульса, и всех остальных на суммирующем входе реверсивного с счетчика 1, Кроме того, сигнал логической единицы сохранитс  на входе приема информации накапливающего сумматора 3. Значит устройство прек ратит вычисление. Содержимое реверсивного счетчика проходит через пер-, вый мультиплексор 10, так как на его управл ющем входе присутствует сигнал логической единицы, на выход устройства . Сигнал логической единицы с выхода первого элемента ИЛИ 7 свидетельствует об окончании операции вычислени  квадратного корн  и поступает на выход сигнала конца режима в двоичном параллельном кодеа

Таким образом, устройство позвол ет вычисл ть квадрат и квадратный корень при задании входной информации как в виде число-импульсного, так и в виде двоичного параллельного кодов , что достигнуто за счет введени  новых элементов и св зей.

0

5

0

5

0

0 5 0

12Ю

Claims (1)

1. Формула изобретени 

   Устройство дл  вычислени  квадрата и квадратного корн , содержащее реверсивный счетчик, элемент задержки , вход которого соединен с выходом переноса реверсивного счетчика, накапливающий сумматор, первый и второй элементы И, первый элемент ИЛИ, первый вход которого соединен с выходом перекоса реверсивного счетчика, разр д ные выходы которого соединены со сдвигом на один разр д в сторону старших разр дов с разр дными входами накапливающего сумматора, вход младшего разр да и вход установки .нул  которого подключены к входу логической единицы и входу сброса устройства соответственно, отличающеес  тем, что, с целью расширени  области применени  за счет возможности вычислени  как в число-импульсном, так и в двоичном параллельном коде, в него введены первый, второй и третий мультиплексоры, схема сравнени , управл емый генератор пр моугольных импульсов, третий элемент И, второй и третий элементы ИЛИ, первый и второй элементы 2И-ИЛИ, причеи выход первого мультиплексора  вл етс  выходом устройства,а первый и второй информационные входы соединены с выходами реверсивного счетчика и накапливающего сумматора соответственно, а управл ющий вход, объединенный с первыми входами второго элемента И и второго элемента 2И-ИЛИ, подключены к входу задани  режима вычислени  квадратного корн  в двоичном параллельном коде, пр мой вход третьего элемента И соединен с входом сброса устройства, инверсный вход  вл етс  входом задани  режима вычислени  квадрата в двоичном параллельном коде устройства, а выход соединен с входом установки нул  реверсивного счетчика, вход вычитани  и вход сложени  которого соединены с выходами соответственно первого и второго элементов 2И-ИЛИ, а вход разрешени  записи и информационный вход подключены к выходам соответственно второго и третьего мультиплексоров, выход накапливающего сумматора соединен с первым входом схемы сравнени  и со сдвигом на один разр д в сторону старших разр дов с первым информационным входом третьего мультиплексора,

   йхйд младшего разр да которого соединен с входом логического нул  устройства , второй информационный вход третьего мультиплексора и второй вход Схемы сравнени  соединены с входом Двоичного параллельного кода устрой- 4тва, а управл ющий вход подключен к задани  режима вычислени  квад- в двоичном параллельном коде устройства и соединен с управл ющим иходом второго мультиплексора, первым входом первого элемента 2И-ИЛИ, с: входом убавлени  управл емого генератора пр моугольных импульсов и с: первым входом первого элемента И, иторой вход которого, объединенный с иторыми входами первого и второго элементов 2И-ИЛИ, подключен к выходу третьего элемента ИЛИ, первый вход которого подключен к выходу первого элемента ИЛИ и  вл етс  выходом сигнала конца режима в двоичном парал-х Цельном коде, а второй вход соединен t выходом управл емого генератора Пр моугольных импульсов, вход запуска которого подключен к пр мому

   0

   5

   0

   5

   входу третьего элемента И, выход схемы сравнени  соединен с вторым входом второго элемента И, выход которого соединен с вторым входом первого элемента ИЛИ, выход второго элемента ИЛИ подключен к входу приема информации накапливающего сумматора , первый вход которого соединен с выходом первого элемента И, второй вход - с выходом переноса реверсивного счетчика, а третий вход - с выходом второго элемента 2И-ИЛИ, тре- тий вход которого подключен к входу задани  режима вычислени  квадрата в число-импульсном коде устройства, третий вход первого элемента- 2И- ИЛИ соединен с входом задани  режима вычислени  корн  квадратного в число- импульсном коде, четвертые входы первого и второго элементов 2И-ИЛИ подключены к входу число-импульсного кода устройства, выход элемента задержки подключен к второму информационному входу второго мультиплексора .

   фигЛ

   Составитель Н,Р буха Редактор Л0Пчолинска  Техред М.Дидык

   Заказ 273

   Тираж 561

   ВНИИПИ Государственного комитета по изобретени м и открыти м при ГКНТ СССР 113035, Москва, Ж-35, Раушска  наб., д. 4/5

   Производственно-издательский комбинат Патент, г. Ужгород, ул. Гагарина, 101

   Корректор Т.Палий

   Подписное