SU1432781A1 - Декодирующее устройство - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и технике св зи. Его использование в системах передачи цифровых данных позвол ет повысить точность декодировани . Декодирующее устройство содерткит селектор 1 импульсов, блок 2 регулируемой задержки и регистр 4 сдвига. Благодар  введению триггера 3, регистров 4-7 сдвига, элементов ИЛИ 8-10 и элементов ИЛИ-НЕ 11-14 в устройстве обеспечиваетс  обнаружение всех нарушений алгоритма кодировани  передаваемого кода, 2 шт. W S Фиг.1

Description

Изобретение относитс  к вычислй- ;тельнсй технике и технике св зи и мо- :жет быть испо льзовано в системах передачи цифровых данных,

Цель изобретени  - повьгаение точности декодировани .

На фиг,1 приведена функциональна  схема декодирутотцего устройства; на фиг, 2 - временные Диаграммы его ра :боты, .

I Декодирзггащее устройство содержит I селектор 1 импульсов, блок 2 регули- |руемой задержки, триггер 3, первый - iчетвертый регистры 4-7 сдвига, пер- ;вьй - третий элементы ИЛИ 8-10 и пер- iвый - четвертый элементы ИЛИ-НК 11-14 ;На фиг,1 обозначены информационные входы 15, тактовый 16, информационный 17 и контрольный 18 выходы,

Селектор 1 импульсов и блок регулируемой задержки выполнены так же, как в прототипе.

Первый регистр 4 включает в себ  трехразр дтшй регистр 4,1 и триг гер 4,2,

Третий и четвертый регистры 6 и 7 содержат по два триггера (6,1, 6,2 и 7.1, 7,2),

Пр мой выход триггера 4,2  вл ет- с  первым выходом регистра 4, выходы второго и третьего разр дов регистра 4,1  вл ютс  соответственно вторым .и третьим выходами регистра 4, инверсный выход триггера 4,2 - четвертый выход регистра 4,

Выходы триггеров 6,1 и 6,2  вл ютс  соответственно первым и вторым выходами регистра 6, .

Алгоритм-, образовани  HDB-3 кода состоит в том, что последовательность из четырех нулей подр д (О О О О) замен етс  на последовательность О О О V или О V таким образом.

чтобы между двум  V-вставками было нечетное число импульсов В или В и В, Допустим, что кодова  последовательность проходит следующие состо ни  по тактовым интервалам:

,,,,100000 1000. 00

100000,,..

После кодировани  в линию переда- етс  последовательность бипол рных

импульсов

4--00-0 + 000 + 0-ООП -+00,.,,

г

5 0

5

0 с

0

5

0

В В О- OVOBOO OV О В О О О V О V

. Ошибочным будем считать каждый импульс, не соответствующий алгоритму к оди р ов ани ,

Декодирующее устройство функционирует следующим образом.

Допустим, что исходна  информаци  (фиг,2а), закодированна  в коде HDB-3 (фиг,2б), формируетс  с ошибками на входах селектора 1 импульсов (фиг,2 а, г). Задержка блока 2 регулируемой задержки устанавливаетс  таким образом, чтобы срез (фронт) тактового сигнала был задержан относительно фронта информационного на величину задержки , ориентировочно равную 2-3 по (фиг,2д), В результате логического суммировани  на выходе элемента ИЛИ В формируетс  унипол рна  последовательность импульсов HDB-3 к.ода (фиг,2е). Этот сигнал поступает на вход второго регистра 5 сдвига, на выходах которого формируетс  сигнал с уровнем логического нул  в случае, когда число нулей подр д во входной последовательности будет больше трех (фиг,2ж).

На выходе элемента ИЛИ-НЕ 11 будет формироватьс  последовательность импульсов ошибок (фиг,2з), свидетельствующих о нарушении алгоритма кодировани  при припадани х или замира- нийх входного сигнала. Селектор 1 импульсов формирует на своих выходах последовательности первых и вторых импульсов в модах одной пол рности сигналов в коде HDB-3 (фиг,2и,к),Пос- ледовательнбсть первых импульсов (фиг,2и) поступает на информационный вход первого регистра 4 сдвига. Сигнал с инверсного выхода четвертого разр да регистра 4. сдвига, проход  элемент ИЛИ-НЕ 12, идентифицирует состо ние BOO. Состо ние OOV идентифицируетс  элементом ИЛИ 9, На выходе , элемента ИЛИ-НЕ 12 (фиг, 2м) бу- дут сформированы импульсы, соответствующие импульсам V в моде BOOV, а на выходе элемента ИЛИ-НЕ 13 - BOOOV, Сигнал с выхода второго разр да третьего регистра 6, проход  через элемент ИЛИ-НЕ 13, идентифицирует состо ние 1000 (ВООО),

Состо ние триггера 3 (фиг, 2н} измен етс  с приходом каждого В (В )

импульса, а каждый V-импульс с выхода элементов ИЛИ-НЕ 12, 13 перево- дит триггер 3 в единичное состо ние (фиг,2о), обеспечива  формирование импульсов V на выходах элементов ИЛИ-НЕ 12, 13 только в том случае, когда между двум  V-вставками, будет нечетное число импульсов В (В ),

Четвертый регистр 7 сдвига обеспечивает у себ  на выходе V-вставки, которые не соответствуют алгоритму кодировани . На выходе элементов ИЛИ-НЕ 12, 13 будут сформированы V- вставки из мод BOOOV или BOOV при условии н ечетности количества импульсов В между двум  V-вставками, Все вторые импульсы поступают на вход первого разр да регистра 7 сдвига, Одновременно на R вход этого разр да 7.1 поступают импульсы из мод BOOV и BOOOV, обнул   правильные V- вставки. Таким образом, на выходе элемента ИЛИ-НЕ 1А будет сформирова- на последовательность ошибочных V-им- пульсов (фиг, 2п), не соответствующа  алгоритму кодировани . На фиг,2р показаны декодированные сигналы.

Таким образом благодар  вы влению всех ошибочных V-вставок, а также пропаданий входного сигнала точность декодировани  у предлагаемого устройства выше, чем у известного.

Claims (1)

1. Формула изобретени 

   Декодирующее устройство, содержащее селектор импульсов, первый и второй входы которого  вл ютс  одноименными информационными входами устройства , первый выход соединен с информационным входом первого регистра сдвига, тактовый вход которого через блок регулируемой задержки подключен к тактовому входу устройства,первый выход первого регистра сдвига  вл етс  информационньЫ выходом устройства , отличающеес  тем, что, с целью повышени  точности декодировани , в устройство введены ВТО-

   0

   о 5

   5

   0

   0

   рои - четвертый регистры сдвига, первый - третий элементы ИЛИ, первый - четвертьп элементы ИЛИ-НЕ и триггер, тактовый вход которого подключен к первому выходу селектора импульсов, второй выход которого соединен с первыми входами второго -и третьего элементов ИЛИ и информационным входом четвертого регистра сдвига, выход которого соединен с первым входом четвертого элемента ИЛИ-НЕ, второй вход которого объединен с -первым входом первого элемента ИЛИ-НЕ и тактовыми входами второго - четвертого регистров сдвига и подключен к выходу блока регулируемой задержки, первый и второй входы первого элемента ИЛИ подключены к соответствующим информационным входам устройства, выход первого элемента ИЛИ соединен с информационным входом второго регистра сдвига , выходы разр дов которого соединены с вторыми входами первого элемента ИЛИ-НЕ, выход которого объединен с выходом четвертого элемента ИЛИ-НЕ и. вл етс  контрольным выходом устройства , второй выход первого регистра сдвига соединен с вторым входом второго элемента ИЛИ, выход которого подключен к первому входу второго элемента ИЛИ-НЕ и второму входу третьего элемента ИЛИ, выход которого соединен с первым входом третьего элемента ИЛИ-НЕ, выход которого и выход второго элемента ИЛИ-НЕ подключены к входам обнулени  первого, третьего и четвертого регистров сдвига и триггера , инверсный выход которого соединен с его информационным входом и вторым входом второго и третьего элементов ИЛИ-НЕ, третий выход первого регистра сдвига соединен с третьим входом второго элемента ИЛИ и информационным входом тре тьего регистра сдвига, четвертый выход первого и первый и второй выходы третьего регистров сдвига подключены к третьим входам соответственно второго элемента ШШ-НЕ и третьих элементов ИЛИ и ИЛИ-НЕ.

   BHHIfflli Государственного комитета СССР

   по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  каб., д. 4/5