SU1251340A2 - Декодирующее устройство - Google Patents
Декодирующее устройство Download PDFInfo
- Publication number
- SU1251340A2 SU1251340A2 SU843831216A SU3831216A SU1251340A2 SU 1251340 A2 SU1251340 A2 SU 1251340A2 SU 843831216 A SU843831216 A SU 843831216A SU 3831216 A SU3831216 A SU 3831216A SU 1251340 A2 SU1251340 A2 SU 1251340A2
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- output
- input
- counter
- shift
- shift register
- Prior art date
Links
Landscapes
- Error Detection And Correction (AREA)
Abstract
Изобретение вл етс дополнительным к авторскому свидетельству № 702539 и при применении в цифровых системах передачи информации позвол ет повысить помехоустойчивость декодировани . Устройство содержит генератор 1 сдвигающих импульсов , делитель 2 частоты, три регистра 3, 4, 5 сдвига, три сумматора 6, 7, 8 по модулю два, два мажоритарных элемента 9, 10, первый элемент 11 И, три блока 12, 13, 14 элементов И и первый счетчик 15. Благодар введению четвертого регистра 16 сдвига, второго счетчика 17, сумматора 18, порогового блока 19 и трех элементов 20, 21, 22 И по вл етс возможность исправл ть ошибки за счет дроблени и искажени краев сигнальных импульсов и по влени импульсов на месте сигнальных пауз. 3 ил. S (Л 1чЭ 01 ОЭ 4 ФмгЛ ГО
Description
Изобретение относитс к вычислительной технике, может использоватьс в системах передачи цифровых данных и вл етс усовершенствованием устройства но авт. св. № 702539.
Цель изобретени - повышение по.мехо- устойчивости декодировани .
На фиг. 1 приведена функциональна схема декодирующего устройства; на фиг. 2, 3 - функцио1шрование устройства при наличии по.мехи дл кода {7, 4).
Декодирующее устройство содержит генератор 1 двигающих и.мпульсов, делитель 2 частоты, первый-третий регистры 3-5 сдвига , первый--третий сумматоры 6-В по модулю два, первый и второй мажоритарные элементы 9, 10, первый элемент И 11, первый-третий блоки 12-14 элементов И и первый счетчик 15, а также четвертый регистр 16 сдвига, второй счетчик 17, сумматор 18, пороговый блок 19, второй-четвертый элементы И 20-22. Первый вход первого сумматора 6 по .модулю два вл етс входом устройства, второй вход подключен к выходу первого регистра 3 сдвига, информационный вход которого соединен с выходом первого сум.матора 6 по модулю два, а вход сдвига соединен с выходом генератора 1, подключенный также к входу сдвига третьего регистра 5 сдвига и входу делител 2 частоты. Выходы разр дов первого 3 и второго 4 регистров сдвига подключены к пер10
рого элемента И 20, выход которого объединен с выходом второго .мажоритарного элемента 10. Второй вход второго и первый вход третьего эле.ментов И 20, 21 объединены с входом сдвига четвертого регистра 16 сдвига и подключены к второму выходу делител 2 частоты, первый выход которого соединен с вторым входом третьего элемента И 21. Выход последнего подключен к входу второго счетчика 17, выход которого соединен с первым входом четвертого элемента И 22, выход которого вл етс выходом устройства , второй и третий входы элемента И 22 подключены соответственно к второму выходу первого счетчика 15 и первому выходу четвертого регистра 16 сдвига, второй выход которого соединен с третьим входом третьего элемента И 21, четвертый вход которого объединен с информационным входом четвертого регистра 16 сдвига и подключен к выходу первого элемента И 11.
Делитель 2 частоты по второму выходу и.меет в 1,5 раза больший коэффициент делени , чем по первому.
Устройство работает следующим образом .
Частота сдвигающих импульсов с генера- тора 1 в k раз превышает входную частоту импульсной последовательности, поэтому каждой позиции кодовой комбинации отводитс k .разр дов регистра 3, счетчик 15 открывает блок 12 и запирает блок 13.
15
20
вым входам соответствующих блоков 12 и 13 Q Сумматор 7 выполн ет k ripoeepoK дл каж- элементов И, вторые входы которых объеди- дои позиции. Сигнал с мажоритарного элемента 9 записываетс в регистр 5. Спуст k тактов от начала д,екодировани в регистр 5 записываетс выходной сигнал .мажоритарного элемента 9 по первой позиции кода.
которого вместе с последними выходами бло-35 это врем сигнал с делител 2 частоты по- ков 12 и 13 соединены с входами первого ступает на блок 14, содержимое регистра 5
нены и подключены к первому выходу первого счетчика 15. Выходы блоков 12 и 13 подключены к соответствующим входам второго сумматора 7 по модулю два, выходы
мажоритарного элемента 9, выход последне го подключен к информационному входу второго регистра 5 сдвига и нервому входу первого элемента И 11, второй вход которого подключен к перво.му выходу первого счетчика 15. Выходы разр дов третьего регистра 5 сдвига соединены с первыми входами третьего блока 4 элементов И, вторые входы которого объединены с входом сдвига второго регистра 4 сдвига и входом первого счетчика 15 и подключены к первому выходу делител 2 частоты, выходы третьего блока 14 элементов И соединены с входами второго мажоритарного элемента 10, выход которого подключен к первому входу треть50
одновременно приходит на .мажоритарный элемент 10. Если на его входах единиц больше или равно 40 гистр 4 сдвига записываетс
числу -1 +
J, то в ре . При каждом нечетном поступлении сигнала на блок 14 поступает сигнал на эле.мент И 20, который открываетс если на входе су.м.матора
18
единица оольше или равна числу
fi-Li
I 2. J
45
его сумматора 8 по .модулю два, выход которого соединен с информационным входом второго регистра 4 сдвига, выход которого подключен к второму входу третьего сум.ма- 8 по модулю два. Кроме того, входы второго мажоритарного элемента И) объединены с входами сумматора 18, которого подключен к входу порогового блока 19, выход которого соединен с первы.м входом втои в регистр 4 сдвига записываетс втора позици первого разр да. Спуст k-n тактов, где п - длина кода, в регистр 4 записываетс вс комбинаци . В это врем сигнал со счетчика 15 запирает блок 12 и открывает блок 13 и элемент И 11. Сумматор 7 провер ет кодовую комбинацию, а мажоритарный элемент 9 решает по большинству единиц или нулей соответствие данной позиции. После этого нечетна позици проходит через элемент И 11 в регистр 6, а кажда четна 55 на элемент 21, в которых происходит сравнение нечетной позиции с четной. Счетчик 17 подсчитывает число совпадений и, если все
рого элемента И 20, выход которого объединен с выходом второго .мажоритарного элемента 10. Второй вход второго и первый вход третьего эле.ментов И 20, 21 объединены с входом сдвига четвертого регистра 16 сдвига и подключены к второму выходу делител 2 частоты, первый выход которого соединен с вторым входом третьего элемента И 21. Выход последнего подключен к входу второго счетчика 17, выход которого соединен с первым входом четвертого элемента И 22, выход которого вл етс выходом устройства , второй и третий входы элемента И 22 подключены соответственно к второму выходу первого счетчика 15 и первому выходу четвертого регистра 16 сдвига, второй выход которого соединен с третьим входом третьего элемента И 21, четвертый вход которого объединен с информационным входом четвертого регистра 16 сдвига и подключен к выходу первого элемента И 11.
Делитель 2 частоты по второму выходу и.меет в 1,5 раза больший коэффициент делени , чем по первому.
Устройство работает следующим образом .
Частота сдвигающих импульсов с генера- тора 1 в k раз превышает входную частоту импульсной последовательности, поэтому каждой позиции кодовой комбинации отводитс k .разр дов регистра 3, счетчик 15 открывает блок 12 и запирает блок 13.
одновременно приходит на .мажоритарный элемент 10. Если на его входах единиц больше или равно 0 гистр 4 сдвига записываетс
числу -1 +
J, то в ре . При каждом нечетном поступлении сигнала на блок 14 поступает сигнал на эле.мент И 20, который открываетс если на входе су.м.матора
18
единица оольше или равна числу
fi-Li
I 2. J
и в регистр 4 сдвига записываетс втора позици первого разр да. Спуст k-n тактов, где п - длина кода, в регистр 4 записываетс вс комбинаци . В это врем сигнал со счетчика 15 запирает блок 12 и открывает блок 13 и элемент И 11. Сумматор 7 провер ет кодовую комбинацию, а мажоритарный элемент 9 решает по большинству единиц или нулей соответствие данной позиции. После этого нечетна позици проходит через элемент И 11 в регистр 6, а кажда четна на элемент 21, в которых происходит сравнение нечетной позиции с четной. Счетчик 17 подсчитывает число совпадений и, если все
позиции совпадают, открывает элемент И 22, на который в этот момент поступает сигнал со счетчика 15, после чего комбинаци проходит на выход устройства.
Фиг. 2 и 3 иллюстрируют декодирование в случае дроблени и искажени краев импуль сов и по вление импульсов на месте пауз дл кода (7,4) (т.е. k 7).
Здесь: а - сигнал, соответствующий переданной комбинации 1011000; б - посту- пающа в декодирующее устройство последовательность , искаженна помехой.
Пусть каждой позиции кода отводитс п ть чеек регистра сдвига 3 (т.е. k 5). Тогда: в - сигнал в первых чейках каждой п терки по позиции кода в регистре 2; г, д, е, ж - сигналы во вторых, третьих и т.д. чейках соответственно; з - сигнал в первых чейках каждой п терки по позиции кода на выходе регистра 5; и, к, л, м - сигналы во вторых, третьих и т.д. чейках на выходе регистра 5; н - сигнал на выходе мажоритарного элемента 10; о - сигнал на выходе элемента И 11; п, с - сигнал в первой и второй чейках каждой пары «нечет- чет по позиции кода в регистре 4; р - кодова комбинаци , записанна в регистре 16; m - сигнал, поступающий с регистра 16 в элемент И 21.
Следовательно, после сравнени на эле- .менте И 21 комбинаций, о, m дл случа , изображенного на фиг. 2, открываетс элемент И 22 и на выходе имеем правильно прин тую кодовую комбинацию 1011000.
3 m
m
-ШJR . ..liL
0
5
Дл случа , изображенного на фиг. 3, элемент И 22 не открываетс и будет зафиксирована обнаруженна ошибка.
Claims (1)
- Формула изобретениДекодирующее устройство по авт. св. № 702539, отличающеес тем, что, с целью повышени помехоустойчивости декодировани , в него введены четвертый регистр сдвига, второй счетчик, пороговый блок, второй, третий и четвертый элементы И и сумматор, входы которого объединены с входами второго мажоритарного элемента, выход сумматора соединен с входом порогового блока, выход которого подключен к первому входу второго элемента И, выход которого объединен с выходом второго мажоритарного элемента, второй вход второго и первый вход третьего элементов И объединены с входом сдвига четвертого регистра сдвига и подключены к второму выходу делител частоты, первый выход которого соединен с входом третьего элемента И, выход которого подключен к входу второго счетчика , выход которого соединен с первым входом четвертого элемента И, выход которого5 вл етс выходом устройства, а второй и третий входы подключены соответственно к второму выходу первого счетчика и первому выходу четвертого регистра сдвига, второй выход которого соединен с третьим входомQ третьего элемента И, четвертый вход которого объединен с информационным входом четвертого регистра сдвига и подключен к выходу первого элемента И.0JHjam JJLJOL JILШ1Составитель О. РевинскийТехред И. ВересКорректор Л. ПилипенкоТираж 624ПодписноеВНИИПИ Государственного комитета СССРпо делам изобретений и открытий113035, Москва, Ж-35, Раушска наб., д. 4/5Филиал ППП «Патент, г. Ужгород, ул. Проектна , 4
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU843831216A SU1251340A2 (ru) | 1984-12-29 | 1984-12-29 | Декодирующее устройство |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU843831216A SU1251340A2 (ru) | 1984-12-29 | 1984-12-29 | Декодирующее устройство |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU702539 Addition |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1251340A2 true SU1251340A2 (ru) | 1986-08-15 |
Family
ID=21153796
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU843831216A SU1251340A2 (ru) | 1984-12-29 | 1984-12-29 | Декодирующее устройство |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1251340A2 (ru) |
-
1984
- 1984-12-29 SU SU843831216A patent/SU1251340A2/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 702539, кл. Н 04 L 3/02, 03.04.78. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU1251340A2 (ru) | Декодирующее устройство | |
US3699516A (en) | Forward-acting error control system | |
SU1094034A2 (ru) | Устройство мажоритарной выборки сигнала | |
SU653743A1 (ru) | Устройство декодировани | |
SU1190524A1 (ru) | Устройство дл декодировани корректирующих циклических кодов | |
SU1005059A1 (ru) | Мажоритарное декодирующее устройство | |
SU1116426A1 (ru) | Устройство дл поиска чисел в заданном диапазоне | |
SU1557685A1 (ru) | Преобразователь кода | |
SU1429174A1 (ru) | Устройство дл задержки цифровой информации с самоконтролем | |
SU1117848A1 (ru) | Дешифратор двоичного циклического кода | |
SU949657A1 (ru) | Микропрограммное управл ющее устройство | |
SU1689945A2 (ru) | Сумматор последовательного действи | |
SU432487A1 (ru) | Преобразователь двоично-десятичного кода в унитарный код | |
SU930666A2 (ru) | Устройство дл декодировани циклических линейных кодов | |
SU1051709A1 (ru) | Устройство дл декодировани двоичных кодов Хемминга | |
SU1054924A1 (ru) | Устройство дл демодул ции двоичных сигналов | |
SU1095397A1 (ru) | Преобразователь двоичного сигнала в балансный п тиуровневый сигнал | |
SU1432781A1 (ru) | Декодирующее устройство | |
SU1185614A1 (ru) | Устройство дл декодировани пакетных ошибок | |
RU2023309C1 (ru) | Устройство для приема команд телеуправления | |
SU1124310A1 (ru) | Устройство дл свертки по модулю | |
SU1520668A1 (ru) | Устройство дл преобразовани последовательного кода в параллельный | |
SU1767701A1 (ru) | Устройство дл кодировани | |
SU1088118A1 (ru) | Устройство дл декодировани циклических линейных кодов | |
SU1619260A1 (ru) | Матричное устройство дл возведени в квадрат |