SU1557685A1 - Преобразователь кода - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано дл  преобразовани  двоичного кода в равновесную форму кода с иррациональным отрицательным основанием. Целью изобретени   вл етс  повышение достоверности преобразовани . Преобразователь содержит коммутатор 1, сумматор 2, блок 3 пам ти, блок 4 сравнени , регистр 5, элемент НЕ 6, счетчик 7, блок 8 контрол  равновесной формы, информационные входы 9, первый и второй установочные входы 10 и 11, тактовый вход 12 преобразовател , информационные выходы 13 и контрольный выход 14. 3 з.п. ф-лы, 7 ил., 2 табл.

Description

i (Л

СП СП ч|

Изобретение относитс  к вычислительной технике и может быть использовано дл  преобразовани  двоичного кода в равновесную форму кода с ирра- цнопальным отрицательным основанием.

Целью изобретени   вл етс  повышение достоверности преобразовани .

На фиг.1 приведена схема преобразовател ; на фиг.2 - схема блока па- м ти; на фиг.З - схема блока сравнени ; на фиг.4 - схема регистра; на фиг.5 - схема блока контрол  равновесной формы; на фиг.6 - алгоритм преобразовани ; на фиг.7 - временные диаграммы изменени  сигналов,

Преобразователе содержит коммута-, тор 1, сумматор 2, блок 3 пам ти, блок 4 сравнени , регистр 5, элемент НЕ 6, счетчик 7, блок 3 контрол  равновес- ной формы, информационные входы 9, первый и второй установочные входы fO и 11, тактовый вход 12 преобразовател , информационные выходы 13 и контрольный выход 14 преобразовател .

Блок 3 пам ти содержит коммутатор 15 и элемент 16 посто нной пам ти, первый - третий входы 17-19, четвертый входы 20, тактовый вход 21, выходы 22.блока. Блок 4 сравнени  со- держит элементы ИЛИ-НЕ 23 и 24, элемент 25 сравнени , сумматоры 26 и 27 по модулю два, элемент 28 посто нной пам ти, триггер 29 первые 30 и вторые 31 входы блока, тактовый вход 32 и вход 33 сбррса блока, первый - третий выходы 34 - 36.

Регистр 5 содержит первый и второй регистры 37 и 38 сдвига, первый и второй входы 39 и 40, тактовый

вход 41, выходы 42.

Блок 8 контрол  содержит первый - четвертый элементы И 43-46, первый и второй счетчики 47 и 48, элемент 49 задержки, сумматор 50, элемент 51 сравнени  с константой, первый - третий входы 52-54, тактовые 55 и 56 и установочный 57 входы, выход 58.

Преобразователь работает следующим образом.

По.приходу первого установочного сигнала (Тзст 1) в нулевое состо ние установитс  сумматор 2, По приходу второго установочного сигнала (Т;() в нулевое состо ние установитс  счет- чик 7 и триггер 29 блока 4 сравнени , по этому же сигналу на выходе коммутатора 1 по витс  информаци  с первой группы входов коммутатора 1, т.е.

g 5

0 5

о

.

5

Q

5

входна  кодова  посылка, котора  поступит также на соответствующие информационные входы сумматора 2 и по приходу первого тактирующего сигнала (Тй) данна  информаци  запишетс  в сумматор 2 и поступит на первую группу входов (А) элемента 25 сравнени  блока 4, на выходе коммутатора 15 блока 3 по витс  информаци  третьего (атг) и первого (ftQ) входов коммутатора 15, блока 3 (в данном случаг 00), котора  поступит соответственно на первый и второй адресные входы элемента 16 посто нной пьз ти, на третий .. .. . (2 + 1)-ое, где 1 - количество информационных выходов счетчика 7, поступ т тоже нули, а на старший (3+1)-й вход элемента 16 посто нной пам ти, который соединен с входом 12 преобразовател , поступит 1, где по данному адресу з элементе. 16 зашит вес ц . (см. фиг.6 и табл. 1 дл  ). Данный вес (-if. ) поступает на вторую группу входов (В) элемента 25 сравнени  блока 4.

Старшие разр ды Ak и Bk, которые  вл ютс  знаковыми, соответственно входной кодовой посылки A (l...k) с выходной шины сумматора 2 и кодовой посылки В (l...k) (вес -if. ) с выходной шины блока 3 поступают на первый и второй входы сумматора 27 по mod 2f причем знаковый разр д А входной кодовой посылки А I1..,k с выходной шины сумматора 2 поступает также на первый вход второго элемента ИПИ-НЕ 24 и входна  кодова  посылка А 1...(k-1)(без знакового разр да) поступает также на группу входов элемента ИЛИ-НЕ 23. Элементами ИЛИ-НЕ 23 и 24 осуществл етс  проверка на неравенство нулю входной кодовой посылки А, П...К,, т.е. провер етс  условие А 0 (см.фиг.6). Если , т.е. входна  кодова  посыпка больше нул , то на выходе элемента ИЛИ-НЕ 24 по вл етс  1.

На выходе сумматора 26 по mod 2 формируетс  единичный сигнал, если А В., т.е. входна  кодова  посылка A l...k больше соответствующего веса кода ИОО (кодова  посылка В ). В зависимости от сигналов на выходах элемента ИЛИ-НЕ 24 и сумматора 26 по mod 2, которые поступают соответственно на третий и второй адресные входы элемента 28 посто нной пам ти блока 4, а также информа-

ции на выходе триггера 29 блока 4, котора  поступает на первый адресный вход элемента 28 посто нной пам ти блока 4, на выходе элемента 28 формируетс  трехразр дный код, соответствующий двум разр дам выходного кода aj и а ;., сигнал атп, устанавливающий триггер 29 в нулевое или единичное состо ние в зависимости от того, в какой ветви алгоритма находитс  преобразователь на данном шаге преобразовани  (см. фиг.6 и табл.2 прин тых решений),

В табл.I представлены двоичные эквиваленты весов Фибоначи с иррациональными отрицательными основани ми .

Тактирующий сигнал и второй сигнал установки поступают на элемент И 45, на выходе которого формируетс  короткий импульс TV (см,фиг.5 и 7), который поступает на установочные входы первого 47 и второго 48 счетчиков и устанавливает их в нулевое состо ние .

Тактирующим импульсом ТИ происходит запись сформированных двух разр дов at и выходного кода в регистр 5, причем at записываетс  в сдвиговый регистр 37 регистра 5, а а записываетс  в сдвиговый регистр 38 регистра 5.

Сигнал с первого выхода блока 4 (разр д а выходной кодовой посылки) вместе с тактирующим сигналом ТИ поступают на первый элемент И 43 блока 8 (см. фиг.5).

Сигнал с второго выхода блока 4 (разр д а) выходной кодовой посылки ) вместе с тактирующим сигналом ТИ поступают на второй элемент И 44 блока 8.

Таким образом, по приходу тактирующего сигнала ТИ первый счетчик 47 будет подсчитывать количество единиц а. разр дов, а второй счетчик 48 количество единиц а,-. 1 разр дов выходной кодовой посылки. Если разр дность выходной кодовой посылки равна т, то счетчики 47 и 48 должны считать шах до , так как число единиц равно числу нулей в равновесной форме кода с иррациональными отрицательными основани ми (ИОО).

Выходы первого счетчика 47 поступают на первую группу входов сумматора 50, а выходы второго счетчика 48 сЬединены с второй группой входов

0

5

0

5

0

5

0

5

сумматора 50, на котором происходит формирование суммы единиц впходнчй кодовой посылки,

Но тактирующему сигналу ТИ триггер 29 блока 4 примет значение третьего выхода элемента 28 (см.фиг.3), изменитс  также информаци  на младших адресных входах элемента 16 блока 3 (см.фиг.2), на которые через коммутатор 15 поступ т значени  3j и а разр дов выходного кода.

Изменитс  также информаци  на старшем адресном входе элемента 16 и по вновь сформированному адресу помен етс  информаци  на его выходе (см. табл.1). Данна  информаци  поступит через коммутатор 1 на вход сумматора 2.

По приходу следующего трактирую- щего импульса на сумматоре 2 произойдет сложение содержимого сумматора 2 с информацией на его входах, поступившей из элемента 16 на предыдущем такте преобразовани .

Сформированна  промежуточна  сумма (вместо входной кодовой посылки на первом такте преобразовани ) поступит на первую группу входов блока 4, счетчик 7 изменит свое состо ние на единицу,

На первый и второГ адресные входы элемента 16 через коммутатор 15 пб ступит соответственно информаци  а0, aTf, . На третьи адресные входы элемента 16 поступит информаци  соответствующих выходов счетчика 7. На старший адресный вход элемента 16 поступит сигнал с тактирующего входа (см. фиг.2). По сформированному новому ад- ресу произойдет выборка очередного веса кода ИОО (см. табл.), который поступит на вторую группу входов блока 4. Далее процесс преобразовани  повторитс , как и в первом такте преобразовани .

Если разр дность выходной кодовой иосылки равна т, то необходимо тактов преобразовани , так как на Q каждом такте преобразовани  формируетс  два разр да а и а . выходной кодовой посыпки, поэтому счетчик 7 должей считать до . Тогда раз- , р дность счетчика 7 определ етс  по

формуле 1 logz()C.

Таким образом, по приходу последнего .тактирующего импульса ТИ с входа I1 счетчик 7 примет значение т/2

и на его выходе переполнени  по витс  сигнал переполнени  Т (см„фиг.7), который вместе с тактирующим сигналом ТИ поступают на входы четвертого элемента И 46 блока 8 (см.фиг.5). На выходе четвертого элемента И 46 по вл етс  сигнал разрешени  Тр(см, фиг,7)s который задерживаетс  элементом 49 задержки на врем , необходи- мое дл  срабатывани  первого 47 и второго 48 счетчиков и сумматора 50 (см. фиг.5), на котором сформируетс  сумма, равна  количеству единиц и в выходном сформированном коде ИОО,Если преобразование осуществлено верно, т.е. получена равновесна  форма кода ИОО, то количество единиц в полученной кодовой посылке равно ,

Таким образом, по окончании пре образовани  на выходе сумматора 50 будет двоичный код числа , который поступает на информационные входы элемента 51 и по приходу разрешающего сигнала Тр (см, фиг, ,7) на его управ- л ющий вход на выходе блока 8 по витс  единица, котора  свидетельствует о том, что получена равновесна  форма выходной кодовой посылки с иррациональными отрицательными основани ми.

В случае, если в выходном коде количество единиц не равно , то поступающий с сумматора 50 на информационные входы элемента 51 сигнал вызовет по вление нулевого сигнала на его выходе, что свидетельствует о нарушении равновесной формы кода ИОО.

По окончании преобразовани  результат преобразовани  находитс  в регист ре 5, причем четные разр ды (а.) выходной кодовой посылки записаны в сдвиговый регистр 37 регистра 5, а нечетные разр ды (а (- ) выходной кодовой посылки записаны в сдвиговый регистр 38 регистра 5.

Claims (4)

1.Преобразователь кода, содержа- щий коммутатор, первые входы которого  вл ютс  соответствующими информационными входами преобразовател , регистр, блок пам ти, выходы которого соединены с первыми информационными входами блока сравнени ,, счетчик и элемент НЕ, отличающий- с   тем, что, с целью повышени  достоверности преобразовани , в него

введен блок контрол  равновесной формы , выходы , блока пам ти соединены с соответствующими вторыми входами коммутатора, выходы которого соединены с информационными входами сумматора , выходы которого соединены с вторыми информационными входами блока сравнени , первый и второй выходы блока сравнени  соединены соответственно с одноименными входами регистра , блока пам ти и блока контрол  равновесной формы, третий выход блока сравнени  соединен с третьим входом блока пам ти, первые выходы счетчика соединены с четвертыми входами блока пам ти, второй выход счетчика соединен с третьим входом блока контрол  равновесной формы, тактовые входы сумматора, блока сравнени , блока пам ти, счетчика, первый тактовый вход блока контрол  равновесной формы и вход элемента НЕ объединены и  вл ютс  тактовым входом преобразовател , установочный вход сумматора и объединенные установочные входы блока сравнени , блока контрол  равновесной формы, счетчика и третий вход коммутатора  вл ютс  соответственно первым и вторым установочными в-ходами преобразовател , выход элемента НЕ соединен с третьим входом регистра и вторым тактовым входом блока контрол  равновесной формы, выходы которых  вл ютс  соответственно информационными выходами и контрольным выходом преобразовател .

2.Преобразователь по п.1, о т л и чающийс  тем, что блок пам ти содержит элемент посто нной пам ти и коммутатор, выходы которого соединены соответственно с первым и вторым адресными входами элемента посто нной пам ти, первый вход коммутатора соединен с шиной логического нул , второй - четвертый входы коммутатора  вл ютс  соответственно первым - третьим входами блока пам ти, третьи адресные входы элемента по- сто нной пам ти  вл ютс  четвертыми входами блока посто нной пам ти, п тый вход коммутатора объединен с ад ресным входом старшего разр да элемента посто нной пам ти и  вл етс  тактовым входом блока пам ти, выходы элемента посто нной памчти  вл ютс  соответствующие выходами блока пам ти.

3.Преобразователь по п.1, о т л и чающийс  тем, что блок сравнени  содержит элемент сравнени , сумматоры по модулю два, элементы ШШ-НЕ, элемент посто нной пам ти, и триггер, выходы элемента сравнени  и первого сумматора по модулю два соединены с соответствующими входами второго сумматора по модулю два, выход которого соединен с адресным входом третьего разр да элемента посто ной пам ти, выход первого элемента ИЛИ-НЕ соединен с первым входом второго элемента ИЛИ-НЕ, выход которого соединен с адресным входом второго разр да элемента посто нной пам ти, вход старшего разр да первых входов элемента сравнени  и входы остальных разр дов, объединенные с одноименными входами первого элемента 11ЛИ-НЕ,  вл ютс  соответствующими первыми входами блока сравнени , вторые входы элемента сравнени   вл ютс  вторыми входами блока сравнени , первый вход первого сумматора по модулю два и второй вход второго элемента ИЛИ-НЕ объединены с входом старшего разр да первых входов элемента сравнени , второй вход первого сумматора по модулю два объединен с входом старшего разр да вторых входов элемента сравнени , тактовый вход и вход сброса триггера  вл ютс  соответственно тактовым входом и входом сброса блока сравнени , первый и второй выходы элемента посто нной пам ти  вл ютс  соответственно первым и вторым выходом блока сравнени , тре1557685

10

0

5

0

соединен с информационным входом триггера, выход которого соединен с адресным вхолом первого разр да элемента посто нной пам ти и  вл етс  третьим выходом блока сравнени .

4.Преобразователь по п.1, о т ли чающийс  тем, что блок контрол  равновесной формы содержит счетчики, сумматор, элемент сравнени  с константой, элемент задержки и элементы И, выходы первого и второго элементов И соединены со счетными входами соответственно первого и вто рого счетчиков, выходы которых соединены с входами соответственно первого и второго слагаемого сумматора, выходы которого соединены с соответствующими информационными входами элемента сравнени  с константой, выход третьего элемента И соединен с установочными входами счетчиков, выход четвертого элемента И соединен через элемент задержки с управл ющим входом 5 элемента сравнени  с константой, выход которого  вл етс  выходом блока контрол  равновесной формы, первые входы первого, второго и четвертого элементов И  вл ютс  соответственно первым - третьим входом блока контрол  равновесной формы, первый вход третьего элемента И  вл етс  первым тактовым входом блока контрол  равновесной формы, объединенные вторые входы первого, второго и четвертого элементов И  вл ютс  вторым тактовым входом блока контрол  равновесной формы, второй вход третьего элемента И  вл етс  установочным входом блока

0

5

Таблица 2

рие.2

Я

1

и

ot

W0MffJ

J

S89«gi

Туст. 1

Густ. 2

t

Фиа7