RU1829031C

RU1829031C - Накапливающий сумматор

Info

Publication number: RU1829031C
Application number: SU904878732A
Authority: RU
Inventors: Александр Валентинович Дрозд; Евгений Леонидович Полин; Ариадна Паломино; Юлия Владимировна Дрозд
Original assignee: Одесский Политехнический Институт
Priority date: 1990-10-30
Filing date: 1990-10-30
Publication date: 1993-07-23

Abstract

Изобретение относитс к вычислительной технике и может быть использовано в арифметических блоках ЭВМ. Цель изобретени - повышение производительности сумматора. Накапливающий сумматор содержит полный двоичный сумматор 1, блок 2 управлени , полусумматор 3, два элемента И 4, 5, элемент ИЛИ 6, два триггера 7, 8, два регистра 9, 1, соединенных между собой функционально. 1 ил.

Description

со ю ю о

со

Изобретение относитс к вычислительной технике и может быть использовано в арифметических блоках ЭВМ.

Целью изобретени вл етс повышение производительности устройства.

На чертеже изображена блок-схема предлагаемого сумматора.

Устройство содержит полный двоичный сумматор 1, блок 2 управлени , полусумматор 3, первый и второй элементы И 4, 5, элемент ИЛИ 6, первый и второй триггеры

7,8, первый и второй регистры 9.10, вход 11 начальной установки устройства, тактовый вход 12 устройства, информационный вход 13, выход 14 младших разр дов, выход 15 старших разр дов, причем вход 11 начальной установки устройства соединен со входами сброса первого и второго триггеров 7,

8,первого и второго регистров 9, 10, блока 2 управлени , тактовый вход 12 устройства соединен с синхровходами первого и второго триггеров 7, 8 первого и второго регистров 9, 10-, и блока 2 управлени , информационный вход 13 устройства подключен к первому входу полного двоичного сумматора 1, второй вход которого соединен с выходом первого регистра 9, выход суммы полного двоичного сумматора 1 вл етс выходом 14 младших разр дов устройства и соединен с информационным входом первого регистра 9, а выход переноса полного двоичного сумматора 1 подключен к первым входам первого и второго элементов 4, 5, второй инверсный вход первого элемента И 4 и второй вход второго элемента И 5 объединены между собой и подключены к выходу блока 2 управлени , выход первого элемента И 4 соединен с информационным входом первого триггера 7, выход которого соединен с входом переноса полного двоичного сумматора 1, первый вход полусумматора 3 соединен с выходом второго триггера 8, информационный вход которого подключен к выходу элемента ИЛИ 6, первый вход которого соединен с выходом переноса полусумматора 3, а второй вход подключен к выходу второго элемента И 5, выход полусумматора 3 соединен с информационным входом второго регистра 10 и вл етс выходом 15 старших разр дов устройства, выход второго регистра 10 соединен со вторым входом полусумматора 3.

Устройство работает следующим образом .

В начальный момент времени на вход 11 устройства поступает сигнал, сбрасывающий в нулевое состо ние триггеры 7, 8, регистры 9, 10, и устанавливающий в исходное состо ние блок 2 управлени .

На тактовый вход 12 устройства поступают синхроимпульсы типа меандр, тактирующие работу устройства. Они далее подаютс на синхровходы блока 2 управле- ни , триггеров 7, 8 и регистров 9, 10.

На информационный вход устройства поступает последовательность п-разр дных слагаемых - положительных двоичных чисел , представленных в последовательном

коде. Слагаемые поступают непрерывным потоком, т.е. без пауз, начина с младших разр дов.

Разр ды слагаемых поступают на первый вход полного двоичного сумматора 1.

5 На его второй вход подаютс разр ды получаемой суммы с выхода первоначально обнуленного первого регистра 9. Этот регистр вл етс сдвиговым и обеспечивает задержку на п тактов поступающих с выхода сум0 мы сумматора 1 п разр дов накапливаемой суммы и они поступают на выход 14 устройства . Сумматор 1 выполн ет операцию сложени с учетом сигналов переноса, снимаемых с выхода переноса и задержива5 емых на один такт первым триггером 7, причем сигналы переноса поступают на информационный вход первого триггера 7 через первый элемент И 4, на второй инверсный вход которого подаетс управл ющий

0 сигнал с выхода блока 2 управлени , Управл ющий сигнал принимает единичное значение на тактах, кратных п, когда выполн етс сложение старших п-й разр дов слагаемого и накапливаемой суммы, и

5 нулевые значени на остальных тактах. Таким образом, сигнал переноса из старших разр дов обнул етс на выходе первого элемента И 4 и триггер 7 принимает Б следующем такте (такте сложени первых разр 0 дов слагаемых и накапливаемой суммы) исходное нулевое значение.

Одновременно сигнал переноса с выхода переноса сумматора 1 поступает на первый вход второго элемента И 5, который под

5 действием приход щего на его второй вход управл ющего сигнала пропускает на его вход только сигнал переноса, образуемый при сложении старших разр дов слагаемого и накапливаемой суммы. Далее этот сигнал

0 поступает через элемент ИЛИ 6 на информационный вход второго триггера 8, образующего совместно с полусумматором 3 и вторым регистром 10 счетчик в последовательном коде, предназначенный дл под5 счета количества единичных значений сигналов переноса Р из старших разр дов слагаемых на сумматоре 1 чисел. При этом в начале цикла сложени очередного слагаемого во второй триггер 8 записываетс сигнал переноса Р. Далее он поступает на

первый вход полусумматора 3, выполн ющего сложение значени этого сигнала с накапливаемой суммой таких значений, поступающей из предварительного обнулени второго регистра 10. Этот регистр вл етс сдвиговым и обеспечивает задержку на п тактов поступающих с выхода суммы полусумматора 3 п разр дов накапливаемой суммы. Эти разр ды вл ютс старшими разр дами накапливаемой суммы и они по- ступают на выход 16 устройства.

Таким образом, может быть накоплено не менее 2п-1 слагаемых.

Claims

Формулаизобретени

Накапливающий сумматор, содержащий полный двоичный сумматор, первый и второй регистры и первый триггер, причем выход суммы полного двоичного сумматора соединен с информационным входом пер- вого регистра, а выход первого триггера со- единен с входом переноса полного двоичного сумматора, отличающийс тем, что, с целью повышени производительности сумматора, в него введены вто- рой триггер, первый и второй элементы И, элемент ИЛИ, блок управлени и полусумматора , причем входы сброса блока управлени , первого и второго регистров объединены между собой и вл ютс вхо-

дом начальной установки сумматора, синх- ровходы блока управлени , первого и второго триггеров и первого и второго регистров объединены между собой и подключены к тактовому входу сумматора, информационный вход которого соединен с первым входом полного двоичного сумматора, второй вход которого соединен с выходом первого регистра, выход суммы полного двоичного сумматора вл етс выходом младших разр дов сумматора, а выход переноса полного двоичного сумматора соединен с первыми входами первого и второго элементов И, второй (инверсный) вход первого элемента И объединен с вторым входом второго элемента И и подключен к выходу блока управлени , первый вход полусумматора соединен с выходом второго триггера, второй вход полусумматора соединен с выходом второго регистра, выход суммы полусумматора подключен к информационному входу второго регистра и вл етс выходом старших разр дов сумматора, а выход переноса полусумматора соединен с первым входом элемента ИЛИ, выход которого соединен с информационным входом второго триггера, а второй вход элемента ИЛИ соединен с выходом второго элемента И, выход первого элемента И соединен с информационным входом первого триггера.