SU669353A1 - Арифметическое устройство - Google Patents

Description

1

Изобретение относитс  к вычислительной технике и может быть применено в цифровых вычислительных машинах специализированных цифровых вычислительных устрюйствах и вычислительных средах, построенных на больших интегральных схемах.

Известно арифметическое устройство , в котором операнды могут быть представлены последовательным кодом{ 1

Однако такие устройства обладают невысоким быстродействием, так как врм  вьтолнени  операций в таких устройствах пропорционально п где п разр дность операндов, работе в сиетемах управлени  процессами в реальном масштабе времени, когда операнды поступают на вход непосредственно с преобразователей аналог-код или измерительных устройств поразр дного уравновешивани  последовательно разр д на разр дом.

Такие устройства обладают также невысоким быстродействием при работе в вычислительной среде, когда результат , сформированный в одной  чейке,  вл етс  операндом последуюдей, а кажда   чейка при этом выполн ет определенную операцию. Кроме того, в таких устройствах при работе в вычис|лительной среде дл  св зи между  чейками необходимо иметь по п шин на каждый операнд.

Наиболее близко к предлагаемому изобретению арифметическое устройство , содержащее регистры первого и второго операндов, информационные входы которых подключены соответствено к первой и второй группам информационных входов устройства, ВЫХОДУ накапливающего регистра и регистров первого и второго операндов соединены с входом сумматора 2. Устройство содержит, кроме того, блок анализа и блок фОЕ 4ировани  переноса.

Недостатком такого устройства  вл етс  низкое быстродействие.

Действительно, чтобы получить п разр дов результата, с помощью этого устройства, необходимо выполн ть 2т циклов вычислений. При выполнении певых п циклов очередные разр ды результата не вычисл ютс , а происходит только поразр дный ввод операндов . Фо  лирова-ние очередных разр дов результата осуществл етс  при выполнении последующих п циклов вычислений .

Таким образетл, врем  выполнени  операции в этом устройстве равно Тцза 2л циклов. Перечисленные недостатки существенно снижают производительность устройства при работе в 11 еальном масштабе врамени, Особенно это про вл етс  в тех случа х, когда период поразр дного формирова|ни  операндов вне устройства (например/ в измерительных приборах поразр дного уравновешивани ) имеет большую продолжительность. При использовании известного устройства в качестве  чейки вычислител ной среды, информаци  от предыдущей  чейки в последующую передаетс  после выполнени  вычислений в предыдущей  чейке. Рассмотрим часть вычислительной среды, представл ющей собой цепочку из К последовательно вкл ченных арифметических устройств. В течение первых п циклов происходит накопление операндов в первой  чейке , поскольку на ее входы операнды поступают в последовательном коде. Затем, в, течение п циклов происходит операци  вычислени . Затем результат передаетс  в последующую  чейку, поэтому дальше кажда   чейка вносит за держку в п циклов . Задержка, вносима  К устройствами, будет составл ть п(К+1) циклов. Цель изобретени  - увеличение быстродействи . Это достигаетс  тем, что устройство содержит триггер, дешифратор, элемент ИЛИ и два элемента И, причем первый вход первого элемента И соеди йен с первым т.актирующим входом устройства , с тактируклдим входом сумматора и первым входом второго элемента И, Агорой вход первого элемента И Деление соединен с входом ройства и с первым управл ющим входо регистра первого операнда, выход первого элемента И соединен с первым управл ющим входом накапливающего регистра, второй управл ющий вход которого соединен с выходом элемента ИЛИ, с первым входом которого сое динены второй тактирующий вход устро ства, тактирующий вход регистра второго операнда и тактируквдий вход три гера, второй вход элет1ента ИЛИ подключен К третьему тактнруквдему входу устройства и тактируквдему входу накапливающего регистра, третий и четвертый управл ющие входы которого соединены соответственио с первым и вторым выходами сумматора, причем первый и второй выходы сумматора под ключены соответственно к первым и вт рым входам дешифратора и триггера, к третьему и четвертому входам дешиф ратора подключены первый и второй выхода триггера, а первый и второй выходы дешифратора подключены соответственно к первому и второму выхо дам устройства и к второму и третье му управл ющим входам регистра перого операнда, к четвертому, п тому правл ющим входам которого подключеы соответственно третий тактируюий вход устройства, и вход Умноение устройства, вход Умножеие устройства соединён с вторым ходом второго элемента И, выход оторого подключен к управл ющему входу регистра второго операнда, к третьему и четвертому входам которого подключена перва  группа информационных входов устройства, а к первому и второму входу накапливающего регистра подключена втора  группа информационных входов устройства, п тый и шестой управл ющие входы регистра первого операнда соединены соответственно с вторым и третьим тактирующим входом устройства. На чертеже дана схема предлагаемого устройства. Устройство содержит (п+8) разр дный сумматор 1 (п-разр дность исходных операндов), (п+2) разр дный регистр 2 первого операнда, п разр дный регистр 3 второго операнда,{п+5) разр дный накапливающий регистр 4, триггер 5, дешифратор б, элементы И 7 и 8 и элемент ИЛИ 9, первую группу информационных входов 10 и 11, вторую группу информационных входов 12 и 13, первый и второй выходы 14 и 15 устройства, вход Деление 16 устройства, вход Умножение 17 устройства, первый, второй, третий тактирующие входы 18-20 устройства. Дешифратор 6 может быть построен в соответствии с системой переключательных функций вида (f, рд Р 9 где f - функци  1-го выхода (,2) дешифратора 6; р,д - соответственно значени  старшего разр да сумматора 1 и значение состо ни  триггера 5. Исходные операции А и В и результат X представлены двоичным избыточным кодом с цифрами 1, О, 1 и имеют вид А . О: 2 : П -, в.Д х-Ь,-2- где а,- , в; , X; е {1, О, 1} Каждый разр д числа в избыточном представлении кодируетс  двум  цифрами из множества При этом циф-. ре 1 соответствует сигнал на входе 11 или 13, или на выходе 15. Цифре 1 со-i ответствует сигнал на входе 10 или 12, или на выходе 14. Цифре О соответствует отсутствие сигналов на входах 10, 11 и 12, 13 или на выходах 14 и 15. Коды операндов А к В поступают поразр дно ссоответственно на входы 10, 11 и 12, 13 одновременно, то ест в каждый момент времени на входы пос тупают разр ды операндов с одинаковыми весами. На величины А и В накладываютс  следующие ограничени  О 4 А 2 2 В : 1, Устройство работает сле уквдим образом . Перед операцией вычислени  на вхо да 16 и 17 поступает код операции, который удерживаетс  до окончани  операции. При этом операции делени  соответствует сигнал на входе 16, операции умножени  - на входе 17, а операции сложени  соответствует отсу ствие сигналов на входах 16 и 17. К началу каждого i-ro цикла вычислений (, 2, ... п+З) на входы 10, 11 и 12, 13 поступают цифры очередных разр дов соответственно а; и в; . В каждом.цикле вычислений на тактирующие входы 18, 19 и 20 поочередно поступают соответственно тaктиp к циe сигналы у, , у. и у . Деление (А/В). В исходном состо нии в младшем разр де регистра 3 записана единица, а остгшьные регистры, сумматор 1 и триггер 5 установлены в нулевое состо ние . Перед началом вычислений на вход 16 кода операции поступает сигнал , который поступает на первый вхо элемента И 7 и на управл ющий вход (n-l)-ro суммирующего разр да регист ра 2, открыва  тем самым входы этого разр да. В первом такте цикла вычислени  сигнал у, с входа 18 поступает через элемент И 7 на цепь приема кода регистра 4 и на цепь сдвига сум матора 1. В результате этого в младшем разр де регистра 4 происходит су мирование содержимого этого регистра с очередным разр дом BJ , то есть в регистре 4 происходит накопление делител  в, а содержимое сумматора 1 сдвигаетс  на два разр да влево. Во втором такте цикла вычислени  сигнал ijj с входа 19 поступает на цепь при ема кода триггера 5, через элемент ИЛИ 9 на цепь выдачи кода регистра 4 и на цепи выдачи кода и сдвига регис ров 2 и 3. В результате этого в триг гер 5 записываетс  предыдущее состо  ние старшего разр да сумматора 1, а в сумматоре 1 происходит суммирование содержимого этого блока с кодами , поступившими с выходов регистров 2-4 и одновременно с этим происходит сдвиг содержимого регистров 2 и 3 на один разр д влево (одновременное сум мирование в сумматоре 1 и запись пре дыдущего состо ни  старшего разр да этого блока в триггер 5, а также одновременна  выдача кода из регистров 2 и 3 и сдвиг содержимого этих регистров возможны, так как бумматор 1 и регистры 2 и 3  вл ютс  сдвигающими , а следовательно, каждый их разр д должен бьггь построен на паре триггеров или на триггерах с внутренней задержкой). При этом код на выходе регистров 2 и 3 зависит от сигналов соответственно на входах 12, 13 и 10, 11, Бели присутствует сигнал на входе 10 или 12 (, ), то из регистров 3 и 2 выдаетс  пр мой код, а если сигнал на входе 11 или 13 (aj 1, ), то .ьщаетс  дополнительный код. При отсутствии сигналов на входах 10, 11 или 12, 13 (aj JD, Bj 0), коды из регистров 3 и 2 не выдаютс . Код на выходе регистра 4 зависит от предыдущего состо ни  стараего (знакового) разр да с матора 1. Если в этом разр де записан нуль (положительный знак), то из регистра 4 выдаетс  дополнительный код, а если записана единица (отрицательный знак), -товыдаетс  пр мей код. При выдаче дополнительного кода из регистров 3 н 4 на входы сумматора выдаетс  обратный код содержимого этих регистров, а «а входы свободных (не св занных с выходами .регистров 3 и 4} разр дов сумматора 1 поIдаютс  единичные сигналы и, кроме того , единичные сигналы подашэтс  на соответствукйцие входы переноса младшего разр да сумматора 1, При выдаче дополнительного кода из регистра 2 на входы сумматора вьадаетс  обратный код содержимого этого регистра, а на входы свободных разр дов сумматора 1 подаетс  инверсное значение старшего разр да регистра 2 и, кроме того, единичное значение подаетс  на соответотвукнаий вход переноса младшего разр да сумматора 1. .При выдаче пр мого кода на свободные входы подаютс  единичные сигналы. Перед началом третьего такта цикла вычислени  дешифратор 6 анализирует состо ние триггера 5 и старшего разр да сумматора 1 и на выходах дешифратора. 6 по вл етс  кед очередного разр да результата х; , который поступает на выходы 14 и 15 и на входы (n-l)-ro суммирующего разр да регистра 2. В третьем такте цикла вычислений сигнал yj с входа 20 поступает через элемент ИЛИ 9 на цепь выдачи кода регистра 4, поступает на цепь приема кода регистра 2 и на цепь сдвига регистра 4. При этом с регистра 4 на входы сумматора 1 передаетс  код, соответствующий предыдущему состо нию старшего разр да сумматора 1, содержимое регистра 4 сдвигает с  на один разр д влево, а в (п-1)-м разр де регистра 2 производитс  суммирование содержимого регистра 2 с обратным значением кода х,- , То есть, если X)1 (сигнал на выходе 15), то к (п-1)-му разр ду прибавл етс  единица , если (сигнал на выходе 14, то иэ (n-l)-ro разр да вычитает с  единица, а если Х| 0 (сигналы на выходах 14 и 15 отсутствуют), то регистр 2 не измен ет своего состо ни  Таким образом в регистре 2 производи с  накопление дополнительного кода результата X, На этом заканчиваетс  один цикл вычислений. Разр д результата с весом 2 поступает на выходы результата через три цикла вычислений после поступлени  разр дов операндов с весами 2 Поэтому- дл  получени  результата с точностью 2 необходимо выполнить (п+3) циклов вычислений, Рассмотрим работу устройства в режиме делени  на примере. Пусть А в(11/32)зес, (0,lilOi)jj ,В (21/32 )ajc (0,11111) . Дл  этих значений операндов , поэтому необходимо вы полнить восемь циклов вычислений. Процесс вычислений иллюстрируетс  в табл. 1 состо ний сумматора и регист ров устройства. Результат вычислений дл  этих значений операндов равен X (001,I0001)jj5 17/32)а. Умножение (А х В)-. В ИСХОДНОМ состо нии в (п+3)-м разр де регистра 4 записана единица а остальные регистры, сумматор 1 и триггер 5 установлен1ы в нулевое сос то ние. Перед началом вычислений на вход 17 кода операции поступает сиг нал, который поступает на первый вход элемента И 8 и на управл ющий вход (п+1)-го суммирующего разр да регистра 2, открыва  тем самым входы этого разр да. В первом такте ци ла вычислений сигнал у с входа 18 поступает через элемент И 8 на цепь приемоь кода регистра 3 и поступает на цепь сдвига сумматора 1. В резул тате этого содержимое сумматора 1 сдвигаетс  на два разр да влево, а в младшем разр де регистра 3 происходит суммирование содержимого этог регистра с очередным разр дом та , то есть в регистре 3 происходит накопление множител  В. В двух оставшихс  тактах цикла умножени  устрой ство работает аналогично двум послед ним тактам цикла делени . При этом в регистре 2 производитс  накоплени множимого А, Рассмотрим работу устройства в режиме умножени  на примере дл  тех же операндов. Процесс вычислений ил люстрируетс  в табл. 2 состо ний су матора и регистров устройства. Результат вычислений дл  этих значени операндов равен X (000,n001)ujg . (7/32) . ложение (А + В). В исходном состо нии в (п+4)-м азр де регистра 4 и в младших раз дах регистров 2 и 3 записаны единиы , а сумматор 1 и триггер 5 установены в нулевое состо ние. Сигналы на ходах 16 и 17 отсутствуют. В первом акте вычислений сигнал у с входа 18 существл ет сдвиг содержимогосуматора 1 на два разр да влево. В двух ставшихс  тактах цикла сложени  стройство работает аналогично двум оследним тактам цикла делени ..При том в регистрах 2-4 происходит лишь, оответствующие сдвиги содержимого. Из рассмотренного примера видно/ то дл  получени  результата с точносью 2 необходимо выполнить п+3 циклов вычислений. Отношение ыстродействи  известного и предлааемого устройства, составл ет Тиьб. 2п ТПРЙ. Если прин ть п а 32, что соответствует показател м современных ЦВМ, то Tyjg « IfS- fo ес:ть быстродействие предлагаемого устройства выше быстродействи  известного устройства при работе в реальном Масштабе времени в 1,8 раз. Определим задержку, вносимую К устройствами при использовании их в , вычислительной среде. Как было показано , разр д результата с весом 2 поступает на выходы через три цикла вычислений после поступлени  разр дов операндов-с весами 2 . Так как очередной разр д, полученный на выходе устройства, обрабатываетс  другим устройством в следующем цикле, задержка, вносима  одним устройством, составл ет четыре цикла. Задержка, вносима  К устройствами, будет составл ть 4К-1 циклов. Таким образом , отношение быстродействи  известного устройства и предлагаемого при использовании их в вычислительной среде составл ет п( п 4К-1 4 При п % 32 использование в вычислительной среде предлагаемого устройства позвол ет увеличить быстродействие .rio сравнению с известным устройством в 32/4 «8 раз. Таким образом, достигаетс  цепь предлагаемого изобретени .

669353

10

Таблица

0000000000 0000000 00001

ИС

00,00000000000

- 41 0000101010

е 2

- ..

0000000100 0000000 00000

чс

Пр о олже ние т а бл. 1

00,00000100000

+11 iiiioioiioo

1100000 00000

+00 00000000000 +00 00000000000

0000000 00000

+11 11010110000 +00 ООООГОЙООООО +00 00000000000

Та б л и ц а 2

00,00000000000

13

01

10

1 1

00010000000 10

1 1

01

0010000000 1 0100000000

669353

14 Чродо жение табл.2

00011

00,00000000100

fl linillOOOO +00 00000000010 +11 11111111101 11,11111110011 00 о

+00 00000010000

;l

оооооТо 00,00000000011

00,00000001100

00101

01010

-HI 11111100000 +11 11111111110 00 00000000101

11,11111101111 00 о

+11 11111000000

0001100 10110 +00 00000000110 +00 00000000000

+00 00010000000

01010 +11 11111110100 +11 111111OJ. 01.1. 11,11101100111 10 1

+00 00010000000 .11,11111100111

0010110

11,11110011100

1 +00 00100000000

10100 +00 00000000000 +00 00000000000

I00,0001001110b 00 о

+11 11100000000

0101100 11,11110011100

Такт

Цикл

1

Claims (2)

1. 0000000000 Формула изобретени  Арифметическое устройстйо, содержащее регистры первого и второго операндов, информацибнйЫё входыкоторых подключены соответственно к пер вой и второй группам информационных входов устройства, выходы накапливающего регистра и регистров первого и BTOporg операндов соединены с входом сумматора, отличающеес  тем, что, с целью увеличени  быстродействи , устройство содержит триггер дешифратор, элемент ИЛИ и два элемента И, причем первый вход первого элемента И соединен с первые тактирующим входом устройства, с тактирующим входом сумматора и первым входом второго элемента И, второй вхсщ перво го элемента И соединен с входом Де ление и с первым управл ющим входом регистра первого операнда, выход пер вого элемента И соединен с первым управл ющим входом накапливающего регистра, второй управл ющий вход которого соединен с выходом элемента ШШ, с первым входом которого соединены второй тактирующий вход устройс ва, тактирующий вход регистра второго операнда и тактирующий вход триггера , второй вход элемента ИЛИ подключен к третьему тактируквдему входу устройства и тактирующему входу накапливающего регистра, третий и четвертый управл ющие входы которого со динены СООТВетСТВеННс с П€;рВЫМ и 9ТО

   11,11001110000

   10100

   +00 01000000000

   01000 +00 00000000000 +00 00000000000 00,00001110000 00 о

   10000

   1 +00 10000000000 +00 00000000000 +00 00000000000

   11,10111000000 10 1

   +00,10000000000

   о

   0110000 00,00111000000 Ж1М выходами сумматора, причем первый и второй выходы сумматора подключены сЬответственнс к первым и вторым входам дешифратора и триггера, к третьему и четвертому входам дешифратора подключены первый и второй выходаа триггера, а первый и второй выходы дешифратора подключены соответственно к первому и второму выходам устройства и к второму и третьему управл ющим входам регистра первого операнда, к четвертому, п тому управл ющим входам которого подключены соответственно третий тактирующий вход устройства, и вход Умножение устройства, вход Умножение устройства соединен с вторым входом . второго элемента И, выход которого подключен к управл кнцему входу регистра операнда, к третьему и четвертому входам которого подключена перва  группа информационных входов устройства , а к первому и второму входам накапливающего регистра подключена втора -группа информационных входов устройства, п тьй и шестой управл ющие входы регистра первого операнда соединены соответственно с вторым и третьим тактирующим входом устройства . Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР 435521, кл. G 06 F 7/38, 21.04.72.
2. 2.Авторское свидетельство СССР 394780, кл. G 06 F 7/38, 25.12.70.

   0

   о/

   .-«0/5