SU1742814A1 - Вычислительное устройство - Google Patents
Вычислительное устройство Download PDFInfo
- Publication number
- SU1742814A1 SU1742814A1 SU904849175A SU4849175A SU1742814A1 SU 1742814 A1 SU1742814 A1 SU 1742814A1 SU 904849175 A SU904849175 A SU 904849175A SU 4849175 A SU4849175 A SU 4849175A SU 1742814 A1 SU1742814 A1 SU 1742814A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- adder
- multiplexer
- exponent
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Abstract
Изобретение относитс к вычислительной технике и может быть использовано в цифровых вычислительных машинах и специализированных вычислительных устройствах. Целью изобретени вл етс повышение быстродействи устройства при перемножении трех и более сомножителей с одновременным сокращением аппаратных затрат. Поставленна цель-достигаетс тем, что в вычислительном устройстве, содержащем блок 2 вычислени логарифма и экспоненты , выполненный в виде блока пам ти, сумматор 9 и преобразователь 3 пр мого кода в дополнительный, управл ющий вход которого соединен с входом показател степени операнда устройства, дополнительно введены блок 6 управлени и мультиплексор 1, сумматор выполнен накапливающим. 3 ил., 2 табл.
Description
Фиг.1
|
.&ь Ю
00
Ј
Изобретение относитс к вычислительной технике и может быть использовано в цифровых вычислительных машинах и специализированных вычислительных устройствах .
Известно устройство дл делени и умножени , содержащее логарифмирующие функциональные преобразователи, алгебраический сумматор, блок сдвига и потенци- ирующий функциональный преобразователь, осуществл ющий потенциирование младших разр дов мантиссы.
Недостатком этого устройства вл етс большой объем пам ти, который приводит к усложнению его реализации. Ограниченные функциональные возможности устройства заключаютс в том, что оно позвол ет реализовать операции умножени и делени только над двум операндами и не пригодно дл вычислени сложных функциональных зависимостей.
Известно устройство дл умножени , содержащее первые два блока пам ти, выполн ющие операции логарифмировани первого и второго сомножителей, сумматор по модулю два, комбинационный сумматор и третий блок пам ти, преобразующий сумму логарифмов сомножителей в их произведение .
Недостаток данного устройства - ограниченные возможности, так как здесь возможно лишь вычисление произведени двух чисел, представленных в дополнительном двоичном коде.
Наиболее близким к предлагаемому вл етс вычислительное устройство, содержащее первый и второй блоки пам ти, к адресным входам которых подключены соответственно выходы первого и второго регистров операндов, а информационные входы св заны соответственно с информационными входами первого и второго сдви- гателей, выход первого сдвигател подключен к первому входу сумматора, к второму входу которого через группу элементов И подключен выход преобразовател пр мого кода в дополнительный, вход которого соединен с выходом второго сдвигател , выход сумматора подключен к адресному входу третьего блока пам ти, информационный выход которого подключен к входу регистра результата. Кроме того, устройство содержит вход управлени возведением в степень, вход задани режима умножени или делени и входы показател степени первого и второго операндов.
Вычислени в известном устройстве производ тс на основе соотношени
Z X
-Y.
(1)
Иначе можно записать
()
(2)
где |i ± 1; Ј 0, 1,
что эквивалентно выражению (1) при Ј Јi Ј2 . Откуда следует, что при ( | 1) производитс умножение, а при ()- деление X на Y . В частности, при k I 0 производитс соответственно умножение ( Ј 1)
и деление ( Ј -1) X на Y. При Ј 0 и k О
производитс возведение X в степень 2k. a
при k 0 извлечение их X корн степени
Таким образом, известное устройство
выполн ет операции умножени , делени , возведени в степень и извлечени корн .
Недостатком известного устройства вл етс низкое быстродействие и большие затраты оборудовани при реализации на
нем вычислений вида
tf( tft Xn
Y Xi -Х2 ...Хп.где «{-1,1};1-1,п.
-
Целью изобретени вл етс повышение быстродействи устройства при перемножении трех и более сомножителей при вычислении выражений вида
К, ХГП
Y Xi -Х2 ... «€{-, 1};1-1,п.
0
Поставленна цель достигаетс тем, что в вычислительном устройстве,-содержащем блок вычислени логарифма и экспоненты, выполненный в виде блока пам ти, сумма5 тор и преобразователь пр мого кода в дополнительный , управл ющий вход которого соединен с входом показател степени операнда устройства, дополнительно введены блок управлени и мультиплексор, сумматор выполнен накапливающим, при этом первый информационный вход мультиплексора соединен с входом операнда устройства , входы пуска и синхронизации которого соединены соответственно с входами сбро5 са и синхронизации блока управлени и сумматора, выход которого соединен с вторым информационным входом мультиплексора , выход которого соединен с информационным входом блока вычисле0 ни логарифма и экспоненты, управл ющий- вход которого соединен с управл ющим входом мультиплексора и выходом блока управлени , выход блока вычислени логарифма и экспоненты соединен с выходом
5 результата устройства и информационным входом преобразовател пр мого кода в дополнительный, выход которого соединен с информационным входом сумматора .
На фиг. 1 изображена структурна схема вычислительного устройства; на фиг.2 -схема построени блока управлени ; на фиг.З - временные диаграммы, по сн ющие работу блока управлени и устройства.
Вычислительное устройство содержит мультиплексор 1, первый информационный вход которого соединен с входом операнда устройства, а выход - с информационным входом блока 2 вычислени логарифма и экспоненты. Выход этого блока соединен с информационным входом преобразовател 3 пр мого кода в дополнительный и выходом 4 результата. Управл ющие входы мультиплексора 1 и блока вычислени лога- рифма и экспоненты 2 соединены с выходом 5 блока 6 управлени , первый управл ющий вход 7 которого объединен с входом пуска устройства и с первым управл ющим входом 8 сумматора 9, а второй управл ющий вход 10 - с входом синхронизации устройства и вторым управл ющим входом 11 сумматора 9. Этот сумматор выполнен накапливающим и его информационный вход соединен с выходом преобразовател 3 пр мого кода в до- полнительный. а выход - с вторым информационным входом мультиплексора 1. Управл ющий вход преобразовател 3 пр мого кода в дополнительный соединен с входом показател степени операнда. При конкретной реализации устройства Мультиплексор 1 может быть реализован, например , с использованием микросхемы 531КП11.
Блок 6 управлени (фиг.2) содержит счетчик 11, RS-триггер 12 и элемент И 13. Вход 10 подключен к входу синхронизации устройства и вл етс входом синхронизации блока 6 управлени . С этим входом соединены тактирующие входы счетчика 11 и триггера 12. Вход 7 подключен к входу пуска устройства и вл етс входом сброса блока б управлени . С этим входом соединены входы сброса счетчика 11 и триггера 12, выход 5 которого вл етс выходом блока 6 управле- ни . Выходы счетчика 11 подключены к входам элемента И 13, выход которого соединен с единичным входом триггера 12.
При конкретной реализации блока 6 управлени , счетчик 11 может быть реали- зован с использованием, например, микросхемы К155ИЕ5. Триггер 12 может быть выполнен на элементах И-НЕ (микросхемах К155ЛАЗ). В качестве элемента И может быть использована микросхема К155ЛИ4.
Устройство предназначено дл вычислени выражений вида
ха Х2 .
Y лп
«П
где о е{-1,1}; I - 1,п. Выражение можно представить как
У Vefefagc хг+--к °3с п
При таком представлении Y его вычисление сводитс к сложению или вычитанию (в зависимости от значени а) логарифмов logc Xi и дальнейшему потенциированию полученной суммы Sn по основанию С. Блок вычислени логарифма и экспоненты 2, выполненный в виде блока пам ти, используетс дл воспроизведени логарифмов Iogc Xi и потенциировани Sn. Преобразователь 3 пр мого кода в дополнительный в зависимости от значени о либо преобразует код, поступающий с выхода блока 2 вычислени логарифма и экспоненты в дополнительный при о -1 (с приходом сигнала логической 1 на управл ющий вход преобразовател 3 пр мого кода в дополнительный), либо передает код с выхода блока 2 вычислени логарифма и экспоненты на вход сумматора 9 без изменений при сц 1 (с приходом сигнала логического О на управл ющий вход преобразовател 3 пр мого кода в дополнительный ).
Устройство работает следующим образом .
Перед началом работы по сигналу О на входе пуска устройства сумматор сбрасываетс в О, т.е. . С приходом сигнала 1 на вход пуска устройства на выходе 5 блока б управлени по витс О и будет разрешено прохождение операндов с первого информационного входа мультиплексора 1. Синхронно с тактовыми импульсами, поступающими на вход синхронизации устройства , подаютс первый операнд Xi на первый информационный вход мультиплексора 1 и значение его показател степени О( на управл ющий вход преобразовател 3 пр мого кода в дополнительный. Далее в блоке 2 вычислени логарифма и экспоненты производитс логарифмирование, код числа Yi logc Xi поступает на информационный вход преобразовател пр мого кода в дополнительный 3, который в зависимости от значени (Д (от управл ющего сигнала О или 1), либо передает код с информационного выхода блока 2 вычислени логарифма и экспоненты на информационный вход сумматора 9 без изменени , либо преобразует указанный код в дополнительный , т.е. Zi ±Yi logc XL В свою очередь, на выходе сумматора 9 имеетс значение результата суммировани очередного значени Zi ± logc Xi к текущей сумме So, т.е. Si So ± logc Xi logc XL Этот код
о витс на выходе сумматора дина втором нформационном входе мультиплексора 1. На втором шаге с приходом следующего актового импульса (фиг.З) принимаютс второй операнд Х2 и значение его показател тепени Л Далее работа блока 2 вычислени огарифма и экспоненты и преобразовател пр мого кода в дополнительный повтор тс , на выходе сумматора 9 имеем код 2 Si + Z2 ± logc Xi ± logc Х2. Таким образом, за п шагов на выходе сумматора 9 получают
Sn - ± logc Xi ± logc Х2 ±... ± logc Хп.
Этот код подаетс на второй информационный вход мультиплексора 1, а в блоке 2 вычислени логарифма и экспоненты производитс потенциирование, т.е. Y exp Sn, так как на управл ющие входы мультиплексора 1 и блока 2 вычислени логарифма и экспоненты подаетс сигнал Г (фиг.З).
Блок 6 управлени работает следующим образом.
С приходом положительного импульса Пуск с входа 7 блока 6 управлени счетчик 11 и триггер 12 будут сброшены в состо нии А0. Синхронно с тактовыми импульсами за п шагов (например, п 8, где п - количество операндов) триггер 12 переключаетс в 1. Временные диаграммы, по сн ющие работу блока 6 управлени и устройства представлены на фиг.З. Пример, по сн ющий работу устройства при вычислении
У Х1гХ21 Хз х4 1 (,X2 6,X3 3,X4 2)
приведен в табл.1.
Выбор числа разр дов m при указанных выше вычислени х может быть выполнен с помощью табл.2.
Определ ют врем вычислений на предлагаемом устройстве. На выходе мультиплексора 1 после времени MS по витс код операнда, поступающего с первого или второго его информационного входа в зависимости от сигнала 0й или 1 на его управл ющем входе. В блоке 2 вычислени логарифма и экспоненты через врем tnav воспроизводитс логарифмирование или потенциирование. Через врем tn преобразователь 3 пр мого кода в дополнительный в зависимости от значени о либо передает код с выхода блока 2 вычислени логарифма и экспоненты на информационный вход сумматора 9 без изменений, либо преобразует код в дополнительный. Через
врем icM на выходе сумматора 9 имеют результат суммировани очередного значени Zi ± logc Xi к текущей сумме 5ы. Таким образом, общее врем выполнени
указанных действий на каждом шаге составл ет ц tws tnay + triK + tew. После шагов на выходе устройства 4 получают Y exp Sn, поэтому суммарное врем формировани результата составл ет
tl +tMS + tn3V.
В известном устройстве врем каждого шага вычислений дл пары операндов
ta 2 tnay + teg + triK + tew, где teg - врем сдвига чисел на сдвигателе. Кроме того, при вычислении выражений Y ... известным устройством после умножени каждой пары операндов необходимо выполн ть пересылку результата в один из регист- ров операндов. Поэтому общее врем вычислени в известном устройстве составл ет Т (n-1) (tn + t2), где4п - врем пересылки . Таким образом, сокращение времени
вычислений составит
At (n-1)(tn3y + in + tcg)-tnK-tcM-(n-M)tMS.
Поскольку во многих практических случа х
tnav tn icg im tcM lMs i
то At 2t(n-3) и эффект сокращени времени вычислений про вл етс всегда, если только п 3.
В известном устройстве используютс три блока посто нной пам ти, имеющие входное слово длиной соответственно т, т,
т+1 разр дов. Поэтому емкость всей пам ти в прототипе составл ет 2т + 2т + 2т+1 слов.
В предлагаемом же устройстве используетс один блок посто нной пам ти дл
воспроизведени логарифмировани и по- тенциировани , длина входного слова дл которого не превышает т+1. Поэтому емкость всей пам ти в предлагаемом устройстве составл ет 2m+1 слов, а выигрыш от
применени этого устройства, выраженный через экономию пам ти, составл ет 2 2т слов.
Claims (1)
- Формула изобретени Вычислительное устройство, содержащее блок вычислени логарифма и экспоненты , выполненный в виде блока пам ти, сумматор и преобразователь пр мого кода в дополнительный, управл ющий вход которого соединен с входом показател степениоперанда устройства, отличающеес тем, что, с целью повышени быстродействи устройства при перемножении трех и более сомножителей, устройство дополнительно содержит блок управлени и мультиплексор, сумматор выполнен накапливающим, при этом первый информационный вход мультиплексора соединен с входом операнда устройства , входы пуска и синхронизации которого соединены соответственно с входами сброса и синхронизации блока управлени и сумматора, выход которогосоединен с вторым информационным входом мультиплексора, выход которого соединен с информационным входом блока вычислени логарифма и экспоненты, управл ющий вход которого соединен с управл ющим входом мультиплексора и выходом блока управлени , выход блока вычислени логарифма и экспоненты соединен с выходом результата устройства и информационным входом преобразовател пр мого кода в дополнительный, выход которого соединен с информационным входом сумматора.Таблица 1Таблица 2
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU904849175A SU1742814A1 (ru) | 1990-07-09 | 1990-07-09 | Вычислительное устройство |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU904849175A SU1742814A1 (ru) | 1990-07-09 | 1990-07-09 | Вычислительное устройство |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1742814A1 true SU1742814A1 (ru) | 1992-06-23 |
Family
ID=21526434
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU904849175A SU1742814A1 (ru) | 1990-07-09 | 1990-07-09 | Вычислительное устройство |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1742814A1 (ru) |
-
1990
- 1990-07-09 SU SU904849175A patent/SU1742814A1/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР Ns 1305666, кл. G 06 F 7/52, 1987. Авторское свидетельство СССР № 1080135, кл. G 06 F 7/38, 1984. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU1742814A1 (ru) | Вычислительное устройство | |
SU734683A1 (ru) | Устройство дл умножени п-разр дных чисел | |
SU1160403A1 (ru) | Устройство дл извлечени квадратного корн | |
SU813420A1 (ru) | Устройство дл умножени двоичныхчиСЕл B дОпОлНиТЕльНыХ КОдАХ | |
SU1275432A1 (ru) | Устройство дл умножени | |
SU669353A1 (ru) | Арифметическое устройство | |
SU1012245A1 (ru) | Устройство дл умножени | |
SU1136151A1 (ru) | Устройство дл умножени | |
SU926654A1 (ru) | Устройство дл логарифмировани массивов двоичных чисел | |
SU744563A1 (ru) | Устройство дл умножени | |
SU805307A1 (ru) | Множительно-сдвиговое устройство | |
SU357561A1 (ru) | Устройство для умножения | |
RU1786484C (ru) | Универсальное суммирующее устройство | |
SU690477A1 (ru) | Цифровое устройство ограничени числа по модулю | |
SU1658147A1 (ru) | Устройство дл умножени чисел | |
SU711570A1 (ru) | Арифметическое устройство | |
SU748409A1 (ru) | Устройство дл умножени двоично- дес тичных чисел | |
SU1254473A1 (ru) | Устройство дл умножени | |
SU1016779A1 (ru) | Вычислительное устройство | |
SU1405049A1 (ru) | Устройство дл суммировани двух чисел с плавающей зап той | |
SU1059568A1 (ru) | Устройство дл умножени в избыточной двоичной системе | |
RU1807481C (ru) | Устройство дл умножени | |
SU1151957A1 (ru) | Устройство дл вычислени квадратного корн | |
RU1817091C (ru) | Устройство дл умножени чисел | |
SU822180A1 (ru) | Арифметическо-логическое устройство |