SU1024914A1 - Устройство дл вычислени элементарных функций - Google Patents

Description

выход счетчика соединен с входом дешифратора-шифратора , первый выход которого соединен с входом установки сметчика и входом останова генератора импульсов, второй и третий выходы дешифратора-шифратора соединены соответственно с первым входом триггера и вторым входом первого элемента ИЛИ, выход которого соединен с вторым входом триггера, выходы первого элемента И, второго элемента ИЛИ, перво го элемента ИЛИ, пр мой выход триггера и вход запуска блока соединены соответственно с первого по п тый бйходами блока управлени .

.3. Устройство по П.1, о т л и мающеес  тем, что блок анализа содержит схему сравнени , четыре элемента И и триггер, причем первый и второй входы блока соединены с первым и вторым входами схемы сравнени , пр мой и инверсный выходы которой соединены С- первыми входами первого и второго элементов И, вторые входы которых соединены с третьим входом блока, четвертый вход которого соединен с первыми входами третьего и четвертого элементов И, вторые входы которых соединены соответственно с пр мым и инверсным выходами триггера, первый и второй входы которого соединены с выходами соответственно первого и второго элементов И, выходы третьего и четвертого элементов И соединены соответственно с первым и вторым выходами блока анализа.

Изобретение относитс ,к вычислительной технике и может быть использовано дл  аппаратной реализации операции вычислени  квадратного корн  и его обратной величины в вычисли- тельных и управл ющих системах, в устройствах автоматики, телемеханики, контрол  и т.д.

Известно устройство дл  извлечени  квадратного корн , содержащее два сумматора, .три регистра, схему сравнени  и блок управлени  LO

Недостатком этого устройств а  вл етс  невозможность получени  обратной величины квадратного корн , низкие функциональные возможности.

Наиболее близким по технической сущности к изобретению  вл етс  устройство дл  вычислени  элементарных функций,содержащее четыре сумматоравычитател , четыре регистра, блок пам ти , блок анализа знака и блок управ лени , причем выходытрех сумматороввычитателей соединены через соответствукэдие регистры со своими входами, вторые выходы первого и бторого регистров соединены с первым и вторым входами блока анализа, второй выхОд третьего регистра соединен с входди четвертого регистра, первый выход блока управлени  соединен с управл ющими зходами первого-третьего регистров , второй зыход - с управл ющим

входом четвертого регистра. Это устройство предназначено дл  вычислени  либо квадратного корн , либо квадрата .аргумента 2.

Однако известное устройство не предназначено АЛЯ одновременного вычислени  квадратного корн  и его обратной величины, т.е.. ограниченные функциональные возможности.

Цель изобретени  - расширение класса решаемых задач за счет возможности дополнительного вычислени  обратной величины квадратного корн  из числа.

Поставленна  цель достигаетс  тем, что в устройство дл  вычислени  элементарных функций, содержащее три сумматора , четыре регистра, блок анализа и блок управлени , первый выход которого соедин1ен с тактовыми входами первого, второго и третьего регистров выходы младших разр дов которых соединены с первыми входами соответствующих сумматоров, выходы которых соединены с информационными входами соответствующих регистров, выходы разр дов первого и второго регистров соединены соответственно с первым и вторым входами блока анализа, второй выход блока управлени  соединен с управл ющим Входом четвертого регистра, информационный вход которого соединен с выходом разр дов третьего регистра, введены п тый и шестой регистры и три элемента И, причем третий и четвертый выходы блока управлени  соединены соответственно с третьим и четвертым входами блока анализа, первый выход которого соединен с первым входом первого элемента И, второй вход и выход которого соединены соответствен но с выходом п того регистра и вторым входом первого сумматора, управл ющий вход и информационный вход п того регистра соединены соответственно с вторым выходом блока управлени  и выходом разр дов первого регистра, вход установки которого соединен с п тым выходом блока управлени  и входом ус-« тановки треуьёго регистра, второй выход блока управлени  соединен с управл ющим входом шестого регистра, информационный вход и выход которого соеДи нены соответственно с выходами разр дом второго регистра и первым входом второго эт емента И, второй вход которого соединен с четвертым выходом блока анализа и первым входом третьего элемента И, второй вход которого соединен с выходом четвертого регистра , выходы второго и третьего элементов И соединены с вторыми входами соответствующих сумматоров. , Кроме того, блок управлени  содержит .генератор импульсов, элемент задержки ,.счетчик, дешифратор-шифратор триггер, два элемента И и два элемента ИЛИ, причем вход запуска блока соединен с. первым входом первого 3neмента ИЛИ и через элемент задержки с входом запуска генератора импульсов, выход которого соединен со счетным входом счетчика и первыми входами пер вого и второго элементов/И, вторые входы которых соединены соответственно с пр мым и инверсным выходами триггера, выходы первого и второго элементов И соединены с входами второго элемента ИЛИ, выход счетчика соединен с входом дешифратора-шифратора , первый выход которого соединен с входом установки, счетчика и входом останова генератора импульсов, второй и третий выходы дешифратора-шифратора соединены соответственно с первым входом триггера и вторым входом первого элемента ИЛИ, выход которого соединен с вторым входом триггера, выходы первого элемента И, второго элемента ИЛИ, первого элемента ИЛИ, пр мой выход триггера и вход запуска блока соединены соответственно с первого по п тый выходами блока управлени . При этом блок анализа содержит схему сравнени , четыре элемента И и триггер, причем первый и второй входы блока срединены с первым и вторым входами схемы сравнени , пр мой и инверсный выходы которой соединены с первыми входами первого и второго элементов И, вторые входы которых соединены с третьим входом блока, четвертый вход которого соединен с первыми входами третьего и четвертого элементов И, вторые входы которых соединены соответственно с пр мым и инверсным выходами триггера, первый и второй входы которого соединены с выходами соответственно первого и второго элементов И, выходы третьего и четвертого элементов И соединены соответствен но с первым и вторым выходами блока анализа. На фиг.1 изображена структурна  схема предлагаемого устройства; на фиг.2 - структурна  схема блока анализа; на фиг.З - структурна  схема блока управлени . Устройство дл  вычислени  элементарных функции содержит сумматоры 1-3, регистры k-B, блок 10 анализа, элементы И 11-13, блок И управлени , ВХ.ОДЫ 15 и 16 и выходы 17 19 устройС1;ва . Блок 10 анализа (фиг.2) содержит схему 20 сравнени , триггер 21, элементы И 22-25, входы 26-29 и выходы 30 и 31. Блок 1 управлени  (фиг.З) содержит генератор 32 импульсов, работающий в старт-стопном режиме, счетчик 33, дешифратор-шифратор 3, триггер 35 элементы И 3$ и 37 элементы ИЛИ 38 и 39, элемент 0 задержки, вход 1 запуска и .выходы . Вычисление квадратного корн  и его обратной величины производитс  по алгоритму, содержащему разностные рекуррентные соотношени  V-fei2..2..q. Г jf Хс-х, x,-x-4j l , V, , 3 , где ,...,п - пор дковый номер итерации; п - число разр дов аргумента х; 5102 ы , .-% К П ()- коэффициент коррекции j-л 1-О результата. Соотношение Z: реализуетс  в сумма торе 1 и регистрах 4 и 8, соотноше ние х; - в сумматоре 2 и регистрах 5 и 9, соотношение у:- в сумматоре 3 и регистрах 7 и 9. Знамение цифры д; определ етс  в блоке 10 анализа, каждое из соотношений вычисл етс  последовательно в каждой итерации, причем все соотношени  вычисл ютс  одновременно . Вычисление указанных функций осуществл етс  следующим образом. Первоначально в регистр 5 заноситс  по входу 15 аргумент X и подаетс  стартовый импульс на вход 16. Последний устанавливает в регистр значение коэффициента l/K CpaBHoe 0,), в регистр 6 - значение единицы. Значени  в регистрах -6 соответственно повтор ютс  в регистрах 7-9. По стартовому импульсу, а затем по импульсам конца итерации в блоке 10 анализа определ етс  значение цифры Qi, которое запоминаетс  триггером 21 Затем включаетс  генератор 32 импульсов в блоке И управлени , на втором выходе которого по вл ютс  в каждой итерации импульсы сдвига {один импульс сдвига дл  первой итерации, два импульса дл  второй и т.д.). Содержани  регистров 7-9 сдвигаютс . Затем импульс начала итерации, соответствующий последнему импульсу сдвиг переводит триггер 35 в блоке 1 управлени  в нулевое состо ние и с первого выхода блока 14 управлени  подаютс  импульсы продвижени , которые продвигают содержани  регистров А-6 и на соответствующие входы сумматоров 1-3 В этот момент времени на блок 10 анализа с четвертого выхода блока 1 управлени  поступает импульс бланка, при помощи которого значени  цифр д- и 9 передаютс  дл  управлени  элементами И 11-13. Содержани  регистров 73 подаютс  на вторые входы сумматоров 1-3 при открытых элементах И 11-13, причем одновременно могут быть открыты либо элемент И 11, либо эле мент И 12-13. Результаты суммировани  G ВЫХОДОВ сумматоров 1-3 передаютс  младшими разр дами вперед и освобождающиес  при продвижении информации старшие разр ды регистров - и продвигаютс  к их началу (в сторону младших разр дов). Последний импульс сдвига соответствует импульсу конца итерации. Очередна  j-  итераци  закончена , триггер 35 в блоке Т управлени  переводитс  в-единичное состо ние и с второго выхода блока. И выдаетс  последовательность импульсов сдвига дл  следующей (j+l)- итерации, После выполнени  п итераций в регистрах -Ъ находитс  значение квадратного корн , в регистре 6 - значение ero обратной величины. Врем  вычислени  двух указанных функ1 ий дл  последовательного принципа работы (последовательные одноразр дные сумматоры и регистры сдвига) равно в тактах Т n(n + nn-il2illv где и - число дополнительных защитных разр дов дл  компенсации погрешности усечени  чисел при их сдвиге за пределы п-разр дной сетки. Врем  вычислени  двух указанных функций дл  параллельного принципа работы (параллельные сумматоры и матричные сдвйгатели-) равно в тактах Т 2п. Погрешность вычислени  в общем случае при использовании дополнительных m разр дов в регистрах устройства всегда меньше единицы последнего п-го двоичного разр да. По сравнению с известным предлагаемое устройство обеспечивает расширенные функциональные возможности, так как обеспечивает одновременное вычисление квадратного корн  и его обратной величины, Благодар  большому быстродействию применение предлагаемого устройства позвол ет повысить производительность вычислени , особенно при большой частоте обращени  к данным операци м.

ь

п

ь

J/

11

1:

/

N

Йй./

25

flOMMK

27.

Claims (3)

1. УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ЭЛЕМЕНТАРНЫХ ФУНКЦИЙ, содержащее три сумматора, четыре регистра, блок анализа и блок управления, первый выход которого соединен с тактовыми входами первого, второго и третьего регистров, выходы младших разрядов которых соединены с первыми входами соответствующих сумматоров, выходы которых соединены с информационными входами соответствующих регистров, выходы разрядов первого и второго регистров соединены соответственно с первым и вторым входами блока анализа, второй выход блока управления соединен с управляющим входом четвёртого регистра, информационный вход которого соединен с выходом разрядов третьего регистра, о т л и чающееся тем, что, с целью расширения класса решаемых задач за счет возможности дополнительного вычисления обратной величины квадратного корня из числа, в него введены пятый и шестой регистры и три элемента И, причем третий и четвертый выходы блока управления соединены соответственно с третьим и четвертым входами блока анализа, первый выход которого соединен с первым входом первого элемента И, второй вход и выход которого соединены соответственно с выходом пятого регистра и вторым входом первого сумматора, управляющий вход и информационный вход пятого регистра соединены соответственно с вторым выходом блока управления и выходом разрядов первого регистра, вход установки которого соединен с пятым выходом блока управления и входом установки третьего регистра, второй выход блока управления соединен с управляющим входом шестого регистра, информационный вход и выход которого соединены соответственно с выходами разрядов второго регистра и первым входом второго элемента И, второй вход которого соединен со вторым выходом блока анализа и первым входом третьего элемента И, второй вход которого соединен с выходом четвертого регистра, выходы вто- . рого и третьего элементов И соединены с вторыми входами соответствующих сумматоров.
2. 2. Устройство по п.1, о т л μη а ю щ е е с я тем, что блок управления содержит генератор импульсов, элемент задержки, счетчик, дешифратор-шифратор, триггер, два элемента И и два элемента ИЛИ, причем вход запуска блока соединен с первым входом первого элемента ИЛИ и через элемент задержки с входом запуска генератора импульсов, выход которого соединен со счетным входом счетчика и первыми входами первого и второго элементов И, вторые входы которых соединены соответственно с прямым и инверсным выходами триггера, выходы первого и второго элементов И соединены с входами второго элемента ИЛИ,

   1024914 А выход счетчика соединен с входом дешифратора-шифратора, первый выход ко-, торого соединен с входом установки счетчика и входом останова генератора импульсов, второй и третий выходы дешифратора-шифратора соединены соответственно с первым входом триггера и вторым входом первого элемента ИЛИ, выход которого соединен с вторым входом триггера, выходы первого элемента И, второго элемента ИЛИ, первого элемента ИЛИ, прямой выход триггера и вход запуска блока соединены соответственно с первого по пятый выходами блока управления.
3. .3· Устройство по п.1, о т л и чающееся тем, что блок анализа содержит схему сравнения, четыре эле мента И и триггер, причем первый и второй входы блока соединены с первым и вторым входами схемы сравнения, прямой и инверсный выходы которой соединены с. первыми входами первого и второго элементов И, вторые входы которых соединены с третьим входом блока, четвертый вход которого соединен с первыми входами третьего и четвертого элементов И, вторые входы которых соединены соответственно с прямым и инверсным выходами триггера, первый и второй входы которого соединены с выходами соответственно первого и второго элементов И, выходы третьего и четвертого элементов И соединены соответственно с первым и вторым выходами блока анализа.