SU752336A1 - Устройство псевдоделени - Google Patents
Устройство псевдоделени Download PDFInfo
- Publication number
- SU752336A1 SU752336A1 SU782651881A SU2651881A SU752336A1 SU 752336 A1 SU752336 A1 SU 752336A1 SU 782651881 A SU782651881 A SU 782651881A SU 2651881 A SU2651881 A SU 2651881A SU 752336 A1 SU752336 A1 SU 752336A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- adder
- register
- input
- code
- output
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Description
Изобретение относитс к цифровой вычислительной технике и может примен тьс в составе арифметических устройств цифровых вычислительнь1х машин при вычислении элементарных функций. Известны устройства, реализующие операцию псевдоделени при вычисле . НИИ функции Z arctg (У/Х) и содержащие регистры, сумматоры и узел сдвига временем реализации операции псевдоделени пропорционально п t , где f - задержка на одноразр дном сумматоре ина элементе типа И-ИЛИ. Сложность реализации таких устройств пропорциональна п 1 и 2. Известные устройства обладают ограниченным быстродействием. Н-аиболее близким по технической сущности к предлагаемому изобретению вл етс устройство, содержащее первый и второй регистры,- первый и второй сумматоры, первый узел сдвига причем выходы первого регистра подключены к входам узла сдвига, и к пе вым входам первого сумматора,выходы сумм которого подключены со сдвигом влево на один разр д к входам перво регистра,выходы второго регистра подключены к вторым входам первого сумматора и к первым входам второго сумматора, выходы сумм-которого под ключены к входам второго регистра, выходы узла сдвига подключены к вторым входам второго сумматора 2. Данное устройство выполн ет операцию псевдоделени путем реализации рекуррентного соотношени . A-...2lArl ; i . где AO Y, 80 X, i 0, f, 2, .. /n-l J . 1g,.e{.l,.l3, . Устройство работает циклически. Число исполн емых.итераций пропорционально п и на каждой итерации необходимо выполнить операцию сложени (вьзчитани ) с распространением переносов на п разр дов дл определени псевдочастотного , определ кндего операцию сложени и вычитани , которую ; необходимо выполнить на следующей итерации. Врем реализации операции псевдоделени устройства пропорционально п , что ограничивает его |.ббк: тррдейс ТВ ие.
Цельизобретени - увеличение быстродействи устройства псевдоделени .
Поставленна цель достиг.аетс тем, .что в устройство псевдоделени , содержащее первый и второй регистры, первый и второй сумматоры, первый узел сдвига, причем выход первого регистра подключен к входу первого узла сдвига и к первому входу первого сумматора, выход суммы которого подключен к входу первого регистрд., выход второго регистра подключен ко второму входу первого сумматора и к первому входу второго сумматора, выход суммы которого подключен к входу второго регистра, выход первого узла сдвига подключен ко второму входу второго сумматора, введены третий и четвертый регистры, второй узел сдвига и третий сумматор,причем выход третьего регистра подключен к входу второго узла сдвига и к третьему входу первого сумматора, выход переносов которого подключен к входу третьего регистра, выход четвертого регистра подключен к четвертому входу первого сумматора и к третьему входу второго сумматора, выход переносов которого подключен к входу четЬертого регистра, выход второго узла сдвига подключен к четвертому входу BTOpo.ro сумматора, выход суммы старших разр дов первого сумматора подключен к первому входу третьего сумматора , а выход переносов старших разр дов первого сумматора - к второму входу третьего сумматора.
На чертеже показана структурна схема устройства псевдоделени .
Устройство псевдоделени содержит первый регистр 1, второй регистр 2, первый сумматор 3, второй ciMMaTop 4, первый узел 5 сдвига, третий регистр 6, четвертый регистр 7, второй узел 8 сдвига, третий сумматор 9 с параллельным переносом.
Устройство выполн ет операцию псевдоделени путем реализации рекуррентного соотношени .
.БЛ
Bj4i
( signl|- signA, где 1 0,1,2,...г.
,.,,тг 4,т- 3, т- 2,т- 2 ,т-I ,га, ...,2т- 6, 2 т- 5, 2т- 4,2т- 4, 2 m - 3, 2т - 2, ..., ...,3т- 8,3т- 7, Зт-6, 3 m - б, 3 m - 5, 3 ш - 4 ... , п-3, п-2,п-1, п-1;
.. . f SP Х,;..+ 1}Д 4.1,
АО Y, m - количество разр дов третьего сумматора 9, меньшее разр дности устройства.
Устройство работает Циклически. Первый регистр 1 работает одновременно с третьим регистром б, второй регистр 2-е четвертым регистром 7, первый узел 5 сдвига со вторым узлом 8 сдвига. На i-ой итерации, код поразр дных сумм величины А с выходов первого регистра 1 поступает на входы первого узла 5 сдвига и на первые входы первого суматора 3, код переносов величины А.; с выходов третьего регистра 6 - на входы второго узла 8 сдвига и на третьи входы первого сумматора 3. Код поразр дных сумм величины В; с выходов второго регистра 2 поступает на вторые входы первого сумматора 3 и на первые входы второго .сумматора 4, код переносов величины -Bj с выходов четвертого регистра 7 на четвертые входы первого сумматора 3 и на третьи входы второго сумматора 4. В первом узле 5 сдвига происходит сдвиг кода поразр дных сумм величины AJ на 2j разр дов вправо, в результате на его выходах образуетс код поразр дных сумм величины AJ , который поступает на вторые входы второго сумматора 4. Во втором узле 8 сдвига происходит сдвиг кода переносов величины AJ, поступившего на его входы, на 2 разр дов вправо, в результате на его выходах образуетс код переносов величины AJ, который .поступает на четвертые входы второго сумматора 4. В первом сумматоре 3 в зависимости от значени величины j происходит операци сложени или вычитани величины А и величины В; , представленных в двухр дном коде, и на его выходах образуетс величина (Aj Bj ) . Поскольку цепи сумм и переносов первого сумматора 3 разделены, то на выходах сумм;первого сумматора 3 образуетс код поразр дных сумм величины (А; - , В,-) , а на выходах
переносов вели переносов - код чины (А j - , 4
В.).
Claims (2)
- Код поразр дных сумм величины (Aj - , В;) поступает со СДВИГОМ влево на один разр д на входы первого регистра 1, в результате в первом регистре 1 оказываетс код поразр дных сумм величины , 2(А,- -, ). Код переносов величины (Ai -, В;) поступает со сдвигом влево на два разр да на входы третьего регистра 6, в результате в третьем регистре 6 оказываетс код переносов величины А ,4 i 2 (А; - В). Старшие m разр дов кода поразр дных сумм величины (Aj В) с выходов сум старших m разр дов первого сумматора 3 поступают на первые входы третьего сумматора 9. Старшие m разр дов кода переносов величины (Aj - Bj) с выходов переносов старших m разр дов первого суммаiTOpa 3 поступают со, сдвигом, влево :на один разр д на вторые входы третьего сумматора 9, в котором производитс операци сложени стар ших m разр дов кода поразр дных сумм и кода переносов величины ( Aj В;), т.е. на выходах третьего сумматора 9 образуетс обычный двоичный код старших m разр дов величины (А,- - ; В ) . С выхода старшего (знакового) разр да третьего сумматора 9 снимаетс очередна цифра псевдочастотного . Одновременно во втором сумматоре 4 в зависимости от величины g; происходит операци сложени или вычитани величины Bjи А; представленных в двухр дном коде, т.е. на выходах второго сумматора 4 образуетс величина (Bj 2 A Поскольку цепи сумм переносов второго сумматора 4 разделены, то на выходах сумм второго сумматора 4 образуетс код поразр дных сумм, а на выходах переносов - код переносов величины (В,- + j AJ ) . Код поразр дных сумм величины (Bj + - 2 Aj) поступает на вхо ды второго регистра 2, в результате во втором регистре 2 оказываетс код поразр дных сумм величины B,j, Bj +, А,. .Код переносов величины BJ + i 2 Aj с выходов переносов сумматора 4 поступает со сдвигом влево на один разр д на вх ды четвертого регистра 7, в резуль тате в четвертом регистре 7 оказываетс код переносов величины . Bj +. 2j . Таким образом, в втором регистре 2 и в четвертом ре гистре 7 оказываетс величина В,) В; + 2 Aj, представленна в двухр дном коде. На 1-ой итерации .может возникнуть ошибка величины А; + 1 , котс5ра искажает псевдочасто ное. Значение этой ошибки меньше 2 На (i + 1)-ой итерации значение эт ошибки удваиваетс . Суммарна ошиб ка i-ой и (1 + 1)-ой итераций мень ше . После выполнени m итераций ошибочными будут все стар шие m разр дов. Дл компенсации данной ошибки (т - 1)-а , 2(т - 1) 3(т -1)-а ,... итерации повтор ютс дополнительно еще один раз. При этом компенсируетс искажение m старших разр дов. После (п + n/(m - 1))-кратного повторени итераций с выхода старшего (знакового) разр да третьего сумматора 9 будут сн ты все цифры псевдочастотного ,J . Эффективность изобретени заключаетс в повышении быстродействи в 5 раз, по сравнению с известным устройством, за счет выполнени операции сложени (вычитани ) без распространени переносов на п разр дов на каждой итерации. к Формула изобретени Устройство псевдоделени , содержащее первый и второй регистры, первый и второй сумматоры, первый узел сдвига, причем выход первого регистра подключен к входу первого узла сдвига и к первому входу первого сумматора, выход суммы которого подключен к входу первого регистра , выход второго регистра подключен ко второму входу первого сумматора и к первому входу второго сумматора, выход суммы которого подключен к входу второго регистра, выход первого узла сдвига подключен ко второму входу второго сумматора, отличаю, щеес тем, что, с целью увеличени быстродействи за счет устранени переносов на п разр дов на калщой исполн емой итерации , в устрейство введены третий и четвертый регистры, второй узел сдвига и третий сумматор, причем выход третьего регистра подключен к входу второго узла Сдвига и к третьему входу первого сумматора, выход переносов которого подключен к входу третьего регистра, выход четвертого регистра подключен к четвертому входу первого сумматора и к третьему входу второго сумматора , выход переносов которого подключен к входу четвертого регистра, выход второго узла сдвига подключен к четвертому входу второго сумматора, выход суммы старших разр дов первого сумматора подключен к первому входу третьего сумматора, а выход переносов старших разр дов первого сумматора - к второму входу третьего сумматора. Источники информации, прин тые во внимание при экспертизе 1.Вайков В.Д., Смолов В.Б. Аппаратурна реализаци элементарных функций в ЦВМ. Л., 1975, с. 3-23, 67-76.
- 2.MeggitJ.Ё, Pseudodivision and pseudomuEtipBication processes. JBM Journaf Res, 8 DeveEop, ,1962, V. 6, № 2, p. 210-226 (прототип ) .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU782651881A SU752336A1 (ru) | 1978-07-31 | 1978-07-31 | Устройство псевдоделени |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU782651881A SU752336A1 (ru) | 1978-07-31 | 1978-07-31 | Устройство псевдоделени |
Publications (1)
Publication Number | Publication Date |
---|---|
SU752336A1 true SU752336A1 (ru) | 1980-07-30 |
Family
ID=20780173
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU782651881A SU752336A1 (ru) | 1978-07-31 | 1978-07-31 | Устройство псевдоделени |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU752336A1 (ru) |
-
1978
- 1978-07-31 SU SU782651881A patent/SU752336A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3878985A (en) | Serial-parallel multiplier using booth{3 s algorithm with combined carry-borrow feature | |
SU752336A1 (ru) | Устройство псевдоделени | |
SU752337A1 (ru) | Устройство псевдоделени | |
SU744568A2 (ru) | Параллельный накапливающий сумматор | |
SU690477A1 (ru) | Цифровое устройство ограничени числа по модулю | |
SU744563A1 (ru) | Устройство дл умножени | |
SU669353A1 (ru) | Арифметическое устройство | |
SU960804A1 (ru) | Устройство дл умножени | |
SU1432512A1 (ru) | Конвейерное вычислительное устройство | |
SU1137460A1 (ru) | Конвейерный сумматор | |
SU813420A1 (ru) | Устройство дл умножени двоичныхчиСЕл B дОпОлНиТЕльНыХ КОдАХ | |
SU662938A1 (ru) | Устройство дл делени | |
SU972503A1 (ru) | Конвейерное устройство дл вычислени цепных дробей | |
SU1357947A1 (ru) | Устройство дл делени | |
SU363119A1 (ru) | Регистр сдвига | |
SU960807A2 (ru) | Функциональный преобразователь | |
SU1013946A1 (ru) | Устройство дл умножени | |
SU1156069A1 (ru) | Устройство масштабировани цифрового дифференциального анализатора | |
SU362295A1 (ru) | Арифметическое устройство параллельного | |
SU1444817A1 (ru) | Устройство дл вычислени коэффициентов Уолша | |
SU1531089A1 (ru) | Операционное арифметическое устройство | |
SU789992A1 (ru) | Устройство дл вычитани | |
SU798860A1 (ru) | Устройство дл решени системлиНЕйНыХ АлгЕбРАичЕСКиХ и диф-фЕРЕНциАльНыХ уРАВНЕНий | |
SU754415A1 (ru) | Устройство для деления двоичных чисел 1 | |
SU558276A1 (ru) | Устройство дл одновременного выполнени операций сложени над множеством чисел |