SU972503A1 - Конвейерное устройство дл вычислени цепных дробей - Google Patents

Description

лени  цепной дроби из m звеньев при помощи известного устройства необходимо n+(n+S) (m-1) + 7 тактов рабо ты устройства, где п - разр дость on рандов. При этом устройство должно состо ть из (п+4) блоков, Цель изобретени  - повышение быстродействи . Поставленна  цель достигаетс  тем что конвейерное устройство дл  вычислени  цепных дробей, содержащее (п+1) вычислительных блоков (п-разр дность операндов, причем каждый к-й вычислительный блок (к 1,.,., п+1) содержит первый и второй триггеры , регистр частичного остатка, регистр делител , регистр результата , два сумматора-вычитател , шифратор , элементы И, при этом выход первого триггера соединен с первым входом первого элемента И, выход второго триггера соединен с первым входом Btoporo элемента И, выходы первого и второго элементов И соединены с управл ющими входами первого сумматора-вычитател , выходы восьми старших разр дов которого соединены с вxoдa ли шифратора, выходы разр дов регистра частичного остатка соединены с первыми информационными входами разр дов первого сумматора-вычитател  соответственно, выходы шифратора соединены с входами первого и второг TjiHrrepoB (к-3))-го вычислительного блока и с управл ющими входами второго сумматора-вычитател , первые информационные входы разр дов которого соединены с выходами разр дов первого сумматора-вычитателЯд выходы (п+3) младших разр дов второго сумматора-вычитател  соединены с входами (п+3) старших разр дов регистра частичного остатка (к+1)-го вычислительного блока, младший разр д регистра частичного остатка соединен с шиной .значени  логического нул  устройства, выходы (п+1) старших разр дов регистра результата соединены с вторыми информационными входами (п + 1) млад:р11их разр дов первого сумматора-вычитател , вторые информационные входы трех старших разр дов первого сумматора-вычитател  соединены с шиной значени  логического нул  устройства, тактовые ;входы всех регистров и триггера сое :динены с шиной тактовых импульсов устройства, каждый к-й вычислительный блок содержит третий триггер, третий и четвертый сумматоры-вычита тели, регистр веса, причем выход третьего триггера соединен с вторыми виодами первого и второго элементов и входом третьего триггера ( вычислительного ,блока, управл ющиео входы третьего сумматора-вычитател  соединены с выходами первого и втор го элементов И, первые .информационные входы разр дов третьего сумматора-вычитател  соединены с выходами разр дов регистра делител , выходы разр дов третьего сумглатора-вычитател  соединены с входами разр дов регистра делител  (к+1)-го вычислительного блока, управл ющие входы сумматора-вычитател  соединены с выходами шифратора, первые информационные входы разр дов четвертого сумматора-вычитател  соединены с выходами разр дов регистра результата, выходы разр дов четвертого сумматоравычитател  соединены с входами разр дов регистра результата (к+1)-го вычислительного блока, выходы разр дов регистра веса соединены с вторыми информационными входами разр дов четвертого сумматора-вычитател , выходы (п+1)-го разр да регистра веса соединены с вторыми информационными входами разр дов четвертого сумматора вычитател , выход (п+1)-го разр да регистра веса соединен с вторы информационным входом (п+1)-го разр да третьего сумматора-вычитател , вторые информационные входы трех старших разр дов третьего сумматора-вычитател  соединены с шиной значени  логического нул  устройства, выходы (п+З) старших разр дов регистра веса соединены с входами (п+3) младших разр дов регистра веса (к+1)-го вычислительного блока, вход старшего разр да .регистра веса соединен с шиной значени  логического нул  устройства , выходы разр дов третьего сумматора-вычитател  соединены с вторыми информационными входами разр дов второго сумматора-вычитател , выходы разр дов регистра результата п того вычислительного блока соединены с вторыми информационнными входами разр дов третьего сумматора-вычитател  первого вычислительного блока. Высока  скорость вычислений в устройстве достигаетс  эа счет использовани  полуавтономного принципа вычислений, отличающегос  от классического тем, что операци  над операндами выполн етс  одновременно с формированием разр дов одного из операндов по мере поступлени  разр дов результатов выполнени  предыдущей операции . Такой принцип вычислений предполагает использование дл  пред- . ставлени  промежуточных результатов избыточной квазиканонической системы счислени . На фиг. 1 изображена структурна  схема двух смежных вычислительных блоков устройства; на фиг. 2 - св зи между блоками устройства. Каждый к-й вычислительный блок 1 устройства ,2,3,....п,п+1) состоит из первого, второго и третьего триггеров 2-4, четырех (n+t) - разр д1НЫХ регистров 5-8 делител  веса. частичного остатка и результата, пер вого и второго элемента И 9 и 10, четыре,х комбинационных ()-разр дных сумматоров-вычитателей 11-14 и восьмивходового шифратора 15, имеющего два выхода. Указанные узлы св заны;между собой следующим образом: выход первого триггера 2-е входом первого элемента И 9, выход второго триггера 3 свходом второго элемента И 10, выхо третьего триггера 4 - с входами пер (Вого и второго элементов И 9 и 10 и с входом третьего триггера 4 после дующего блока 1, выходы разр дов регистра 5 дели1ел  - с входами разр дов сумматора-вычитател  11, выходы разр дов регистра 8 веса - с входаМи разр дов сумматора-вычитател  12 выходы (п+3) старших разр дов регист ра 6 веса - с входами (п+3) младших разр дов регистра б веса последующего блока 1, выходы (п+1) старших ра р дов-- регистра б веса - с входами (л+1) младших разр дов сумматора-вы читател  11, выходы разр дов регйстра 7 частичного остатка - с входами разр дов сумматора-вычитател  13, выходы разр дов регистра 8 - с входа ми разр дов сумматора-вьгчитател  12, выходы (п+1) старших разр дов регист ра 8 результата - с входами (п+1) младших разр дов сумматора-вычитател  13, выходы элементов И 9 и 10,с управл ющими входами сумматороввычитателей 11 и 13, входы трех стар ших разр дов сумматоров-вычитателей 11 и 13 - с шиной логического ну л , выходы разр дов суглматора-вычита тел  11 - с входами разр дов регистра 5 делител  последующего блока 1 и входами разр дов сумматора-вычитател  14, выходы восьми старших разр дов сумматора-вьгчитател  13 - с входами шифратора 15, выходы суммато ра-вычитател  13 - с входами разр дов сумматора-вычитател  14, выходы шифратора 15 - с управл ющими входами сумматоров-вычитателей 12 и 14 и с входами первого и второго триггеров 2 и 3 (к-)-го блока, выходы (п+1) младших разр дов сумматоравычитател  14 - с входами (п+1) ста ших разр дов регистра частичного остатка после;оющего блока 1, выходы разр дов сумматора-вычитател  12с входами разр дов регистра 8 результата последующего блока 1, -вход младшего разр да регистра частичного остатка (к+1) логическим нулем, старший разр д регистра 8 веса - с шиной логическоз о нул , выходы разр дов регистра 8 результата п того j блока 1 - р входами разр дов сумматора-вычитател  11 первого блока Сумматоры-вычитатели 11-14 предч ставлакзз собой параллельные комбинационные суг маторы-вычитатели с частично групповы1«1и переносами, Шифратор 15 представл ет собой посто нное запоминающее устройство (ПЗУ), прошивка которого осуществл етс  в соответствии с табл. 2. Выполнение арифметических опера- .ций в устройстве осуществл етс  в двоичной системе числени , начина  со старших разр дов с представлением промежуточных результатов внутри устройства избыточным квазиканоническим кодом 1,0,1. Дл  кодировани  цифр результата используютс  триггеры к.2 и к.З в соответствии с табл.1. В устройстве при продвижении информации с первого блока 1 на (п+1)-й блок 1 последовательно в каждом к-м блоке 1 определ етс  разр д с весом очередного звена цепной дроби. Дл  формировани  делител  очередного звена цепной дроби каждый блок 1 содержит сумматор-вычитатель 11. Дл  компенсации ошибок, возникающих при выполнении делени  в полуавтономнои . режиме, каждый блок содержит сумматор-внчитатель 13. Перевод цифр результата из квазиканонической системы счислени  в двоично-позиционную осуществл етс  с помощью сумматора-вычитател  12. Рассмотрим работу устройства. Устройство работает с нормализованными полохсительными числами , ell/2, Ij . На первом такте работы устройства в первом блоке 1 на входы триггеров 2 и 3 подаютс  соответственно логические 1 и О, на вход триггера 4 - логический О, на входы регистра 5 делител  - код числа Ь,-, на входы регистра 6 веса код 00010...О, на входы регистра частичного остатка - код числа а., на входы регистра 8 результата -нули. Все числа представл ютс  двоичными кодами с четырьм  знаковыми разр дами (0000, XXX...X). После приема операндов на указанные узлы содержимое регистра 5 делител  поступает на входы сумматоравычитател  11, на другие входы которого поступает содержимое регистра 8 результата п того блока, одновременно содержимое регистра 7 частичного остатка поступает на входы сумматора-вычитател  1J, на другие входы которого поступает содержимое регистра 8 результата. В зависимости от значений на выходах элементов И 9 и 10 на сумматорах-вычитател х 11 и 13 осуществл етс  либо сложение операндов, либо их вычитание, либо передача первого операнда без изменени  в соответствии с табл. 3. Значени  восьми старших разр дов ыходов суммдтора-вьр1итател  13  в ютс  входами шифратора 15, в заисимости от значени  которых ни

выходах ишфратора 15 в соответствии с табл. 2 формируетс  код разр да частного весом 2 в кваэиканонической системе счислени , который эатем поступает на входы триггеров 2 и 3 (к-З)-гоблока 1 и на управл ющие входы сумматоров-Бычитателей 12 и 14. Затем содержимое с выходов .сумма тора-вычитател  .11 поступает на входы сумматора-вычитател  14, на другие входы которого поступает содержимое с выходов сумматора-вычитател 13 . одновременно на входы сумма-, тора-вычи1ател  12 поступает содержимое выходов регистра 8 результата/

на другие входы сумматора-вычитате- л  12 поступает, содержимое регистра б.

В сумматорах-вычитател х 14 тл 12 в зависимости от значений на выходах шифратора 15 осуществл етс  либо .

сложение, либо вычитание операндов, либо пропуск операнда без изменени  в-соответствии с табл. 4,

о

На втором такте работы устройства осуществл етс  передача информации нарегистр Следующего Х ТОРОГО) блока 1. На .триггеры 2 и 3 поступает содержимое с выходов шиф1ратора п того блока, на триггер 4/Поступаёт содержимое с выхода триггера 4 первого блока. На входы регистра 5 делител  поступает содержимое дахода сумматоратвычитазсел  11 первого блока, на

. входы - регистра -б веса - содержимое ре-гистра б веса первого блока 1, сдвинутое вправо на один разр д на входы регистра. 7 частичного остатка nodтупает . содержимое сумматора-вычитател  14 первого блока, сдвинутое- влево на один разр д, на входы регистра 8 результата поступает содержимое вы-, .ходов сумматора-вычитател  12 первого блока. 1.. ,, . ;: . . ...

Так. как при полуавтономном принципе выполнени  операции делени ;необходимо предварительное накопление .старших цифр делител , перед пос .туплением очередных операндов осущест;вл етс  задержка на четыре такта дл 

получени  четырех старших разр дов . .первого частного.

,На п том, такте на входы устройства подаютс  следующие элементы цепной .дробив .на входы триггеров. 2 и 3 пер-. Bofo блока 1 - соответственно 1 .и О,- на вход триггера 4 - логичес .кий 1, на входы регистра 5 делите .л  - код числа Ь,; на входы регистра 6 веса - число 000100,,. О, на входы регистра 7 частичного остатка код числа а.2, на входы регистра 8 результата - нулевые значени .

На дев том такте на входы устройства осуществл етс  подача операндов Ь ;и а,,. . .

В дальнейшем описанные преобразовани  повтор ютс  дл  каждого из блоков устройства и на ()-м такте на выходе сумматора-вычитател  12 {п+1)-го блока 1 формируетс  результат вычислени  цепной дроби Брем  вычислени  при этом составит n+tCm-l ) + 1 { тактов работы устройства

На {ип-2)-м такте на входные регистры устройства можно подавать операнды новой цепной дроби. Следовательно , основное преимущество конвейерного способа обработки инфо мации заключаетс  в эффективном ис-; пользовании аппаратуры многорегист- ; ровых устройств, и сохр ан етс  в ДаИ ном устройстве.

При разр дности операндов п 16 и количестве звеньев цепной дроби m ь 1о вычисление цепной дроби при помощи предлагаемого устройства осуществл етс  за 53 такта. При реализации данного устройства на микро-j jCxeMax серии К155 и К556 длительность такгга работы блокой устройства составит около 120 НС, т.е. врем  вычислени  указанной цепной дроби составит б.36 МКС.

В качестве базового объекта выбран процессор СМ 2104 управл кнцего вычислительного комплекса СМ4. Врем  вычислени  указанной цепной дроби в базовом .объекте составит 157 икс. Кроме того, предлагаемое устройство обладает по сравнению с базовыгл объектом более высокой производительностью . Так, дл  вычислени  двух.цепных дробей по 10 звеньев () необходимо 11,16.МКС по сравнению с 314 МКС в базовом объекте.

Стоимость одного блока устройства при его реализации на микросхемах серии К155 и К556 составит 57 руб. При числе блоков устройства, равном 17, стоимость устройства составит 969 руб., а стоимость базового объек . та равна 4900 руб. .

Таблица 1

1111.3.000 1111.1001 1111.1010

1 1 1

О

о

о

Значени  на выходах элементов И 9 И 10 соответственно П р и м е ч а н и е. X - передача первого

Значени  на выходах шифратора 15

Claims (3)

1.Авторское свидетельство СССР 5 608181, кл. G 06 F 1/02, 1978.

2.Самофалов К.Г. и др. Структуры и организаци  функционировани  ЭВМ

и систем. Киев Вита школа, 1978, с. 109-137.

0

3. Авторское свидетельство СССР по за вке № 2882565/18-24, кл. G 06 F 7/38, 1980 (прототип).

Фиг. f

т

фф А Ж ф

фф ф ф Ф

LI

JbJT

/ I

ф Ф 1

фф ф/л Ж

т f фр /JV

лч /л { Г Т ф /1

«г.2