SU478306A1 - Матричный параллельный процессор дл вычислени преобразовани адамара - Google Patents

Матричный параллельный процессор дл вычислени преобразовани адамара

Info

Publication number
SU478306A1
SU478306A1 SU1948110A SU1948110A SU478306A1 SU 478306 A1 SU478306 A1 SU 478306A1 SU 1948110 A SU1948110 A SU 1948110A SU 1948110 A SU1948110 A SU 1948110A SU 478306 A1 SU478306 A1 SU 478306A1
Authority
SU
USSR - Soviet Union
Prior art keywords
matrix
parallel processor
inputs
processor
matrix parallel
Prior art date
Application number
SU1948110A
Other languages
English (en)
Inventor
Анатолий Иванович Гречишников
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed filed Critical
Priority to SU1948110A priority Critical patent/SU478306A1/ru
Application granted granted Critical
Publication of SU478306A1 publication Critical patent/SU478306A1/ru

Links

Landscapes

  • Complex Calculations (AREA)

Description

в дчислительных блоков третьего столбца fi матрицы соединены с входами и выходами li процессора непосредственно.
Г На фиг. 1 представлена блок-схема процессора, на фиг. 2 - схема вычисли;тельного блока.
Матричный пара 1лельный процессор со держит вычислительные блоки 1, объеди«ненные в три столбца. Цифрами 2 и 3 обозначены соответственно входы и выходы процессора.
Вычислительный блок 1 содержит сумма торы 4, 5 и инвертор 6. Цифрами 7,8 и 19, 10 рбозначены входы и выходы вычислительного блока соответственно. Информаци  поступает в процессор, закодированной в степенных при
; ,.- . ; -.... ,- .
:рашений (СП). Кодирование производ т по следующему алгоритму:
Масштабирование информации в пределах от О до 1.
Сложение с числом 0,5. Умножение на 2. Сложение с числом 0,5.
Первые Д1ва двоичных разр да, сто щие | |слева от зап той  вл ютс  очередным сте-1 :;пенным приращением..;
|| В табл. 1 приведен пример кодировани  , числа ,ОО10011 в виде степенных при|ращений , тогда В (А + О,5) Г
iX.X и
1 (O.lOlOOll) где В - кодируемое
-,.
: число, at- номер шага кодировани .
Таблица 1.
В
Декодирование представл ет собой алJ гебраическое сложение количественных I эквивалентов (весов) степенных приращений (см. последнийч; столбец табл. 1).
Как видим,выполнение операции сложэ4« нн  возможно только при отсутствии пере . носов на один разр д вперед, т. е. при отсутствии комбинаций степенных прираще|ний вида 10.1О и ОО.ОО. Это условие вы;полн етс  всегда в силу существовани  р да теорем.
Пример сложени  закодированного ранее числа А О.О010011 (СП О1.1О.ОО.
01.10.01.0О) и числа А 0,0010101
01;flO.00.10.OO.lO.ll) приведен
(СП в табл. 2.
2В + О,5
СП
Таблица 2.
Сложение производитс  по мере поступлени  приращений , в приведенном примересверху вниз, т. е. от старших приращений к младшим. Каждый вычислительный блок 1 матрич ного параллельного процессора реализует выражени : (1) Bi4..-B, (2) где i - номер столбца матричного парал лельного процессора, А,В--операнды, поступаюише на входы 7 и 8 вычислительного блока 1 соответственно. А:+1,В.+ 1 - результаты вычислений, поступающие на выходы 9 и 10 вычислительного блока 1 .матричного параллельно го процессора соответственно . Вычислительные блоки 1 соединены меж ду собой в соответствии с графом, описыи вающим быстрое преобразование Адамара. Количество входов матричного параллельного процессора всегда кратно степени двойки. Тогда количество столбцов процессора будет равно величине показател  степени, а число строк - числу входов , деленному пополам. Каждый вычисли тельный блок 1 обрабатывает информацию последовательна, начина  со старших разр дов . Вычислительный блок 1 реализует формулы (1) и (2), причем сумматор 4формулу (1), а сумматор 5 - формулу (2). Инвертор 6 необходим дл  умножени  числа ,.лВ на -1. Работа матричного параллельного про .цессора происходит следующим образом. На входы 2 поступает последовательно информаци , закодированна  в виде степенных при ращений. Обработанные в первом столбце матричного параллельного процессора старщие разр ды результата поступают дл  дальнейщей обработки во второй столбец, оттуда - в третий и т. д. В то врем , как с выходов 3 происходит вьщача старщих разр дов окончательного результата преобразовани  Адамара, на входы 2 еще продолжают поступать младшие разр ды исход ного массива чисел. Прин в с выходов 3 достаточное дл  обеспечени  необходимой точности количество старших разр5щов результата , процесс вычислений можно остановить . Легко видеть, что работа вычислительного блока 1 матричного параллельной го процессора заключаетс  в приеме очередных степенных приращений операндов и сложении (вычитании) их в соответствии |с формулами (1) и (2). Степенные приращени  результата выдаютс  из вычислительшто блока 1, а на вход одновремен- yio с выдачей поступают следующие пары приращений. Следует отметить, что каждый сумматор, вход щий в состав блока 1 матричного параллельного процессора, задерживает информацию-на один такт, что сдедует из указанного выше алгоритма сложени  двух чисел, представленных в виде степенюлх приращений.Очевидно, что вычислительный блок 1 матричного параллельного процессора в целом также задерживает информацию на один такт. Оценим быстродействие матричного па|раллельного процессора. Оно определ етс  задержкой всех вычислительных блоков 1, : т. е. задержкой в наиболее короткой последовательной цепи, составленной из вычнч слительных блоков 1. В данном случае длина цепи равна количеству столбцов мат-, ричного параллельного процессора, которое можно вычислить по формуле , Тогда врем , необзсрдимое дл  обработки всего исходного массива,ч еел (в тактах) T to9.,, где Н - количество входов матричного параллельного процессора, равное количеству чисел в исходном об- . рабатываемом массиве, а М - j число старщих разр дов результата, „; обеспечивающее необходимую точность вын числений. Если Н 1024, длительность одного такта равна 1 мксек, а М 1О, то мксек, что в 800 раз быстрее, чем у известного процессора. Предмет изобретени  Матричный параллельный процессор дл  вычислени  преобразовани  Адамара, со .держащий в узлах матрицы вычислительные блоки, выполненные в виде сумматорой, входы каждого из которых соединены с входами вычислительного блока, а первый выход каждого вычислительного блока соединен с выходом соответствующего сумматора, отличающийс  тем, что, с целью повышени  быстродействи , каждый вычислительный блок содержит инвертор и дополнительный сумматор, выход Которого соединен со вторым выходом вычислительного блока, один вход которого соединен с первым входом дополнительного сумматора непосредственно, а другой вход через инвертор соединен со вторым входом дополнительного сумматора, причем входы первого вычислительного блока второго и треть- егЬ столбцов матрицы соединены с первыми выходами первого и второго вычислительных блоков первого и второго столбцов матрицы соответственно, входы второго вычислительного блока второго и третьего столбцов матрицы соединены с первыми выходами третьего и четвертого вычислитель I ных блоков первого н второго столбцов ;. матрицы соответственно, входы третьего вычислительного блока второго и третьего столбцов матрицы соединены со вторыми выходами первого и второго блоков первого и второго столбцов матрицы соответственно , входы четвертого вычислителыного блока второго и третьего столбцов матрицы соединены со вторыми выходами : третьего и четвертого вычислительных .блоков первого и второго столбцов матри;цы соответственно, а входы вычислительных блоков первого столбца и выходы вычислительных блоков третьего столбца матрицы соединены с входами и выходами процессора соответственно.
2
х
7- 8
Фиг.2
10
SU1948110A 1973-07-25 1973-07-25 Матричный параллельный процессор дл вычислени преобразовани адамара SU478306A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU1948110A SU478306A1 (ru) 1973-07-25 1973-07-25 Матричный параллельный процессор дл вычислени преобразовани адамара

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU1948110A SU478306A1 (ru) 1973-07-25 1973-07-25 Матричный параллельный процессор дл вычислени преобразовани адамара

Publications (1)

Publication Number Publication Date
SU478306A1 true SU478306A1 (ru) 1975-07-25

Family

ID=20561187

Family Applications (1)

Application Number Title Priority Date Filing Date
SU1948110A SU478306A1 (ru) 1973-07-25 1973-07-25 Матричный параллельный процессор дл вычислени преобразовани адамара

Country Status (1)

Country Link
SU (1) SU478306A1 (ru)

Similar Documents

Publication Publication Date Title
CA1080850A (en) High speed binary multiplication system employing a plurality of multiple generator circuits
US4868777A (en) High speed multiplier utilizing signed-digit and carry-save operands
US3878985A (en) Serial-parallel multiplier using booth{3 s algorithm with combined carry-borrow feature
CN113032723B (zh) 一种矩阵乘法器的实现方法及矩阵乘法器装置
KR100308726B1 (ko) 고속 산술 장치에서 올림수 예견가산기 스테이지의 수를 감소시키는 장치 및 방법
US3340388A (en) Latched carry save adder circuit for multipliers
SU478306A1 (ru) Матричный параллельный процессор дл вычислени преобразовани адамара
JPS6226723B2 (ru)
US4041296A (en) High-speed digital multiply-by-device
SU1226448A1 (ru) Матричное устройство дл вычислени тригонометрических функций
SU972503A1 (ru) Конвейерное устройство дл вычислени цепных дробей
SU1425666A1 (ru) Арифметическое устройство по модулю
JPS5938849A (ja) 演算回路
SU682895A1 (ru) Устройство дл вычислени степенных функций
SU443397A1 (ru) Экстрапол тор приращений дл однородных цифровых интегрирующих структур /оцис/ с плавающей зап той
SU583433A1 (ru) Устройство дл умножени
JP2608090B2 (ja) 高基数非回復型除算装置
Negi et al. Implementation of high speed radix-10 parallel multiplier using Verilog
SU868752A1 (ru) Устройство дл умножени
SU1541599A1 (ru) Матричное вычислительное устройство
SU122948A1 (ru) Арифметическое устройство
SU600554A1 (ru) Матричное множительное устройство
Kumar et al. Efficient Design and Implementation of Matrix Multiplication
SU550637A1 (ru) Устройство дл вычислени сумм произведений
SU491129A1 (ru) Устройство дл возведени двоичных чисел в третью степень