SU1425666A1 - Арифметическое устройство по модулю - Google Patents
Арифметическое устройство по модулю Download PDFInfo
- Publication number
- SU1425666A1 SU1425666A1 SU864147269A SU4147269A SU1425666A1 SU 1425666 A1 SU1425666 A1 SU 1425666A1 SU 864147269 A SU864147269 A SU 864147269A SU 4147269 A SU4147269 A SU 4147269A SU 1425666 A1 SU1425666 A1 SU 1425666A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- inputs
- adder
- output
- input
- quad
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Description
(21)4147269/24-24
(22)17.11.86
(46) 23.09.88.Бюл. № 35
(72) В.Г.Евстигнеев и А.Н.Кошарновский
(53) 681.3(088.8)
(56)Авторское свидетельство СССР № 1120325, кл. G 06 F 7/72, 1983.
Авторское свидетельство СССР № 1200278, кл. G 06 F 7/38, 1984.
Авторское свидетельство СССР № 1285468, кл. G 06 F 7/72, 1985.
(54) АРИФМЕТИЧЕСКОЕ УСТРОЙСТВО ПО МОДУЛЮ
(57)Изобретение относитс к области
вычислительной техники и может быть использовано при построении быстро- действующие многоразр дных вычислительных устройств в позиционно-ос- таточной системе счислени . Целью изобретени вл етс повьааение быстродействи . В арифметическое устройство по модулю, содержащее квадратор 5, промежуточные регистры 6-9, коммутаторы 10,11,18, дешифраторы 12,13 и модульньш сумматор 14, введены сумматор 3 кодов системы остаточных классов, вычитатель 4 кодов системы остаточных классов, коммутатор 19 и квадратор 20 с соответствующими св з ми. 2 ил.
С/)
Изобретение относитс к вьшисли- тельной технике и может быть использовано нри построении быстродействующих многоразр дных вычислительных устройств в йозиционно-остаточной сис- ,теме счислени .
; Целью изобретени вл етс повьше- ие быстродействи ,
I На фиг.1 представлена схема ариф- етического устройства по модулю} fia фиг. 2 - временна диаграмма вы- холнени операции умножени . I Арифметическое устройство по модулю (фиг.1) содержит входы первого 1 и второго 2 операндов устройства, сумматор 3 кодов системы остаточных классов , вычитатель 4 кодов системы оста- Точных классов, первьй квадратор 5, |; первого по четвертый промежуточные регистры 6-9, первый коммутатор 10, второй коммутатор 11, первьй дешифратор 12, второй дешифратор 13, модуль1 ьм сумматор 14, вход 15 переноса 5 стройства, выход 16 переноса устройцтва , выход 17 результата устройства, третий коммутатор 18, четвертьш комму TJaTop 19, второй квадратор 20, с пер- 4ого по дес тый тактовые входы 21-30 |стройства.
j Модульный сумматор 14 конструктивно аналогичен модульному сумматору, 1 спользованному в известном устройст- EJe,из которого, с целью упрощени ,ис- к|лючен выходной регистр с соответст- Дующим управлением и работает идентичHJO .
; Каждый из регистров 6-9 состоит из ri подрегистров по соответствующим основани м системы остаточных классов Квадраторы 5 и 20 аналогичны квадратору известного устройства, представл ют собой одновходовую таблицу
и могут быть выполнены как блоки посто нной пам ти.
Коммутаторы 10, 11, 18 и 19, сумматор 3, вычитатель 4, дешифрато- ры 12 и J3 реализованы идентично ана- логичньм узлам известного устройства.50
В основу работы арифметического устройства.по модулю положено представление каждого операнда а и b V Ь; в коде системы остаточных классов (СОК) по совокупности и п основа- 55 НИИ Р- таких, что 2 р, р ПР: ,
где q - модуль арифметического устройства;
а; (oi|,6i2 , . .. ,); ;
Ь; (fi, ,f3, , ... ,pj;, )
где Pj - наименьшие неотрицательные вычеты чисел а; и Ь; поосновани- м PJ .
Структура устройства выбрана из Учета того, что предложенное устройство может быть использовано в качестве разр дного процессора в многоразр дном q-вычислительном устройстве . По этой причине предложенное устройство при выполнении операций сложение-вычитание формирует перенос ; в старший q-й разр д и учитывает сигнал переноса f;, из младшего q-ro разр да,: а при выполнении операции У1.1ножени формирует младший (с весом q°) и старший (с весом q) разр ды произведени .
Операци сложени вьтолн етс по правилу работы полного q-ro сумматора
Га.., , если а- + Ь;+i; q а;+b;+,-.,-q, если а; + Ь;+f,-.,5:q
(2)
где i - номер q-ro разр да, в котором используетс предлагаемое устройство.
Операци вычитани выполн етс как операци сложени пр мого кода положительного операнда и дополнительного кода отрицательного операнда.
Алгоритм формировани дополнитель-. ного кода, Xj операнда Х.имеет вид
гг q - /(Х;)/,если /,, i q - 1 - /(X;)/, если i 0.
Операци умножени в предлагаемом устройстве вьтолн етс по формуле
а.-ь. l5il- L l lElI-bLl.
с; + l. + с; . q . W
Дл вычислени произведени введем обозначени (при ) С а, + Ь( , d а;- Ь; ,
С 2/4 с,- q + Co-q,
d 2/4 d, . q + d . q°. (5)
a-b (c,. -H d,)-q + (с„ H- d J.q /e)
где С,,d, и GO, do - старшие и младшие разр ды, формируемые на выходах первого и второго квадраторов 5 и 20.
Анализ выражени С,+ п, показывает , что его величина всегда q, т.е.
при его вычислении переноса не никает, более того всегда С, + . Это означает, что это выражение может быть вычислено на вычитателе 4 в виде С,- d,.Пpи вычислении же выражени d возможно возникновение сигнала переноса (заема) в старший q-й разр д, поэтому его целесообразно вычисл ть на модульном сумма- ю торе 14.
Арифметическое устройство по модулю работает следующим образом.
Сложение (а + Ь) вьтолн етс за один такт, в течение которого посту- 15 па т тактовые сигналы на входы 23 и 28 устройства. На входы 1 и 2 устройства перед началом операции подаматора 14 сигнала с входа 26 устройства .
первом такте подаютс тактовые сигналы на входы 29 и 21. Коммутаторы 16 и 19 пропускают значени а; и ь-, на входы сумматора 3 и вычитател 4, с входов которых сумма , и разность соответственно поступают на входы квадраторов 5 и 20, с выходов которых в регистры 6-9 занос тс соответственно величины С, С,, d, и do (dp- дополнительньш код величины do).Во втором такте подаютс тактовые сигналы на входы 30 и 22 устройства. Содержимое регистров 6 (С,) и 8 (d,) через вторые инфорютс операнды а- и Ь- , на вход 15
мационные входы коммутаторов 18 и 19 соответственно поступает на входы вычитател 4, вычисл ющего d,. устройства поступает перенос. По вхо- 20 Ядновременно содержимое регистров ду 26 устройства производитс предва- 7(Сд) и 9 (d) поступает через ком- рительна установка модульного сум- мутаторы 10 и 11 соответственно и де- матора 14. Коммутаторы 10 и 11 про- шифраторы 12 и 13 на модульный сумпускают через свои вторые информационные входы на выход операнда а, и Ь которые, пройд дешифраторы 12 и 13, поступают на соответствующие информационные входы модульного сумматора 14 который формирует согласно (2) значени суммы и переноса, поступающие на выходы 17 и 16 устройства соответственно .
Вычитание (а - Ь) может быть вы- полнено двум способами. При первом способе считаем, что операнд Ь; поступает на вход 2 в дополнительном (обратном) коде. Тогда операци вычитани полностью аналогична операции сложени .
При втором способе сначала производитс формирование дополнительного кода второго операнда Ь; , а затем выполн етс операци сложени . Формирование дополнительного кода производитс в течение одного такта, в котором подаютс сигналы на входы 23 и 25 устройства. На вход 2 устройства перед началом операции подаетс Ь; , на вход 26 - установочный сигнал. Яосле получени в модульном сумматоре 14 дополнительного кода Ь; , производитс сложение а. с дополнительным кодом Ь так как это было описано выше.
Умножение (а х Ь) выполн етс в соответствии с временной диаграммой (фиг.2), Перед началом умножени на входах 1 и 2 устройства устанавливаютс операнды а; и Ь; , производитс начальна установка модульного сумматора 14 сигнала с входа 26 устройства .
первом такте подаютс тактовые сигналы на входы 29 и 21. Коммутаторы 16 и 19 пропускают значени а; и ь-, на входы сумматора 3 и вычитател 4, с входов которых сумма , и разность соответственно поступают на входы квадраторов 5 и 20, с выходов которых в регистры 6-9 занос тс соответственно величины С, С,, d, и do (dp- дополнительньш код величины do).Во втором такте подаютс тактовые сигналы на входы 30 и 22 устройства. Содержимое регистров 6 (С,) и 8 (d,) через вторые информатор 14, вычисл ющий значение млад- шего разр да произведени ( с. поступающее на выход 17 и внутренний перенос, сохран ющийс в модульном сумматоре 14. Б третьем такте подаютс сигналы на входы 24 и 27 устройст- sa.
Через третий информационный вход коммутатора 10 величина С,- d, с выхода вычитател 4 через дешифратор 12 поступает на первый информационный вход модульного сумматора 14, на втором информационном входе которого - нуль. Величина C,-dj суммируетс с сигналом внутреннего переноса модульного сумматора 14, полученным в пре- дыдзпдем такте, и поступает на выход 17 устройства как старший разр д про-.- изведени . На этом выполнение операции умножени заканчиваетс .
Claims (1)
- Формула изобретениАрифметическое устройство по модулю , содержащее первьй квадратор, четыре промежуточных регистра, три коммутатора, два дешифратора и модуль- ньй сумматор, причем выходы старших и младших разр дов первого квадратора соединены соответственно с информационными входами первого и второго промежуточных регистров,выход второго промежуточного регистра соединен с первым информационным входом первого коммутатора, выход которого соединен с входом первого дешифратора.Редактор Г.ГерберСоставитель А„КлюевТехред А.Кравчук Корректор В.Романенко
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU864147269A SU1425666A1 (ru) | 1986-11-17 | 1986-11-17 | Арифметическое устройство по модулю |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU864147269A SU1425666A1 (ru) | 1986-11-17 | 1986-11-17 | Арифметическое устройство по модулю |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1425666A1 true SU1425666A1 (ru) | 1988-09-23 |
Family
ID=21267549
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU864147269A SU1425666A1 (ru) | 1986-11-17 | 1986-11-17 | Арифметическое устройство по модулю |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1425666A1 (ru) |
-
1986
- 1986-11-17 SU SU864147269A patent/SU1425666A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4592005A (en) | Masked arithmetic logic unit | |
CN102314331A (zh) | 除法器及其实现方法 | |
JPH0368416B2 (ru) | ||
JP3345894B2 (ja) | 浮動小数点乗算器 | |
US3878985A (en) | Serial-parallel multiplier using booth{3 s algorithm with combined carry-borrow feature | |
US5661673A (en) | Power efficient booth multiplier using clock gating | |
SU1425666A1 (ru) | Арифметическое устройство по модулю | |
JP2511527B2 (ja) | 浮動小数点演算器 | |
SU767761A1 (ru) | Устройство дл умножени | |
SU661549A1 (ru) | Арифметическое устройство | |
SU744590A1 (ru) | Цифровой функциональный преобразователь | |
SU1756887A1 (ru) | Устройство дл делени чисел в модул рной системе счислени | |
JPS6115233A (ja) | 乗算器 | |
Kumar et al. | Efficient Design and Implementation of Matrix Multiplication | |
SU491948A1 (ru) | Арифметический блок | |
SU1259249A1 (ru) | Последовательный сумматор кодов с иррациональными основани ми | |
SU579612A1 (ru) | Устройство дл вычислени функции вида ух | |
SU922760A2 (ru) | Цифровой функциональный преобразователь | |
SU949653A1 (ru) | Устройство дл делени | |
SU1322278A1 (ru) | Устройство дл сложени чисел в модул рной системе счислени | |
Mahmoud et al. | A parallel combined binary/decimal fixed-point multiplier with binary partial products reduction tree | |
SU1686438A1 (ru) | Цифровой функциональный преобразователь | |
SU1206771A2 (ru) | Устройство дл сложени в избыточной восьмеричной системе счислени | |
RU2248094C2 (ru) | Устройство преобразования из десятичной системы счисления в двоичную | |
SU656059A1 (ru) | Арифметическое устройство |