JPS6115233A - 乗算器 - Google Patents

乗算器

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JPS6115233A
JPS6115233A JP13539684A JP13539684A JPS6115233A JP S6115233 A JPS6115233 A JP S6115233A JP 13539684 A JP13539684 A JP 13539684A JP 13539684 A JP13539684 A JP 13539684A JP S6115233 A JPS6115233 A JP S6115233A
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JP
Japan
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mode
bits
multiplier
output
multiplication
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JP13539684A
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English (en)
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Osamu Hamada
修 浜田
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Sony Corp
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Sony Corp
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    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/52Multiplying; Dividing
    • G06F7/523Multiplying only
    • G06F7/53Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel
    • G06F7/5324Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel partitioned, i.e. using repetitively a smaller parallel parallel multiplier or using an array of such smaller multipliers
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F2207/00Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F2207/38Indexing scheme relating to groups G06F7/38 - G06F7/575
    • G06F2207/3804Details
    • G06F2207/3808Details concerning the type of numbers or the way they are handled
    • G06F2207/3812Devices capable of handling different types of numbers
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はディジタル信号の乗算器に関し、ディジタルフ
ィルタなどに用いて好適なものである。
背景技術とその問題点 近年、アナログ情報をディジタル信号で演算処理する必
要性が高まり、加減算を行うALU(演算ユニット)と
共に乗算を高速で行う並列乗Xaか回路ユニットとして
必要キなっている。ディジタルフィルタは加減算器と乗
算器とが組込まれたディジタル処理回路の代表的なもの
である。8ビット×8ビット〜16ビツト×16ビツト
程度のLSI化された乗算器は既に市販されている。種
類としては、単純な乗算のみを行うものと、累積加算器
(アキュムレータ)が付加されていて、積和計算(aX
b十c)ができるものとがある。
ディジタルフィルタなどに応用する場合、データ語長と
して時に24〜32ビツト程鼠を必要とすることがある
。その場合には、第1図のように12ビツト×12ビツ
ト〜16ビツト×16ビツトの乗算器1a、1bを2個
並列にし、例えば32ビツトの被乗数Yを16ビツトず
つの上位桁及び下位桁に分けて、夫々lこつぃて乗数X
(16ビツト)を掛けてから、加算器2で加え合わせる
のか一般的である。
しかし第1図のような回路構成は、回路規模が極めて大
きくなり、LSI化してもコスト高である。
発明の目的 本発明は、回路規模を大きくせずに短語長と同程度のハ
ードウェア(ゲート数)で長語長の乗算を行うことがで
きる乗算器を提供するものである。
発明の概要 本発明の乗算器は、乗算回路(実施例の乗算アレイ4)
、乗算出力を入力とする加算器5と、加算出力を記憶す
るレジスタ6と、このレジスタの記憶出力を桁シフトし
てから上記加算器の他の入力に与える桁シフト回路(A
8R7)と、モード切換部(実施例のデコーダ8、マル
チプレクサ13、セレクタ14 、16.アンドゲート
G4など)を備えている。そして第1のモードでは上記
桁シフト回路を実質的に不動作にし、また第2のモード
では上記桁シフト回路を介して上記レジスタの出力を加
算器に戻す累積加算部を構成し、上記乗算回路の入力デ
ータを複数−こ分割して部分積(PL + PH)  
を順次演算し、各部分積を桁合せした状態で加算して乗
算結果を得るように構成している。この構成により、回
路規模を大巾に増大させること無(、長語長の乗算が可
能となる。
実施例 以下本発明を実施例に基いて説明する。
第1図は本発明を適用した乗算器の一実施例を示す回路
図である。実施例の乗算器は、乗数及び被乗数X、Yの
入力回路3、x、yの掛算を行う16ビツト×16ビツ
ト=32ビツトの乗算アレイ4及び乗算出力を累積加算
するための35ビツト加算器5及び35ビツトレジスタ
6(アキュムレータ)を備えている。本実施例の一つの
特徴によれば、上記アキュムレータ用レジスタ6の出力
は15ビツトのA S’R7(アリスメテイツクシフト
ライト回路)を介して加算器5の一方の入力に与えられ
るようになっている。
第2図の乗算器は2つのモードで動作させることができ
、その一つは16X16ビツトのアキュムレータ付乗算
器としての動作モード(以下モード0と言う)である。
他は、Xが16ビツトでYが32ビツトの長語長乗算器
としての動作モード(以下モード1と言う)である。
モード1のときは5次式のようにYか16ビツトずつの
上位桁YHと下位桁YLとに分けられ、Xと順次掛算さ
れてから、各32ビツトの上位績PMと下位84 Pr
、とがアキュムレーション及びシフトライトにより桁合
せされた状態(×2  )で加算され、32ビツトの積
出力CP、+PLX10  )として16ビツトずつ導
出される。なお下位積PLの下位16ビツトは切捨てら
れる。
モード1の演算 (YH(16ビツト)](YL(16ピント)〕(PH
(32ビツト)    〕 〔PH+PL×10〕〔切捨〕 (MAP(16ヒこノド)+LSP (16ヒこント)
)一方、モード0においては% 16X16ビツトの乗
算が直接に行われ、高速乗算器として動作する。動作速
度はモード1の2倍である。
次に第2図の乗算器の詳細な構成及び動作について第3
図(モード0)及び第4図(モード1)のタイムチャー
トを参照しながら説明する。
モード0 第2図の端子T7.T8にモード信号MO=”0”及び
M1=”0”が与えられるとデコーダ8の出力(0)か
らモード制御信号S(モードQ=L、モード1;H)が
形成されてモード0の動作となる。
演算動作は端子T5に与えられるクロックCP(第3図
A)に同期して行われる。このモード0ではクロックレ
ートがモード1の2倍となる。入力データXn、 Yn
(第3図B)は端子T1から32ビツトパラレルで与え
られる。
入力データは第5図のフォーマットに示すようにXとY
とが多重化されている。つまり32ビツトデータが8ビ
ツトずつの4つのブロックに分けられ、外側の2つのブ
ロックかynIC、また内側の2つのブロックがXnに
割当てられている。この多重化はモード1における入力
データフォーマット(第7図)と合わせるためである。
端子T1の入力データは入力回路3において\Yに振分
けられる。Xnは16ビツトのプリラッチ9を経てタイ
ミング調整されてから16ビツトレジスタ10に読込ま
れる。プリラッチ9の読込みはナントゲートG1の出力
番ζよって制御される。
16ビツトレジスタ10の読込みはオアゲートG2の出
力で制御され、端子T2に乗算命令MPYが与えられた
ときに第3図Cに示すようにN+1番目のクロックサイ
クルの前縁で乗算アレイ4にデータ入力される。
一方、Ynは夫々16ビツトのレジスタ11゜12に読
込まれる。モード0のときには、一方のレジスタ11の
みが用いられる。これらのレジスタ11.12の読込み
タイミングは前記オアゲートG2の出力で制御され、レ
ジスタ11の16ビツトパラレル出力は、アンドゲート
G3によってへ入力側が選択されているマルチプレクサ
13を通って乗算アレイ4に導出される。
第3図Cのように乗算アレイ4の入力Xn、Ynが揃う
と、乗算が実行され、1クロツクサイクル後に積出力P
(第3図D)が得られる。なお端子T3.T4に与えら
れる信号YM、XMは、夫々入力データXn、 Ynの
符号形態に応じて乗算アレイ4の動作モードを制御する
ためのもので、第3図Jに示すように、これら力sl+
 LI+レベルのときは正整数データ(No Sign
 Integer )についての演算を行い * H*
レベルのときは正負の符号情報を含んだ28′ コンブ
リメントデータ(実数)の演算を行う。モード0では、
デコーダ8の出力のモード制御信号Sによってセレクタ
14がへ入力側に切換えられていて、乗算アレイ4では
XMlYMに対応した演算動作が行われる。
乗算アレイ4の出力Pは、35ビツト加算65を介して
35ビツトレジスタ6にラッチされる。
このとき加算器5のアキュムレーション(Acc) 個
入力には、レジスタ6の前値P’(第3図1)がモード
制御信号SによってスルーパスとなっているASR7及
びアントゲ−ho4を夫々通って与えられていて、積P
とこの前値P′とか加算されて、加算出力Q(第3図E
)がレジスタ6に入れられる。つまり乗算結果が次々と
累積されることになる。前値P′は前回の演算結果であ
る。
レジスタ6の読込みタイミングは、クロック逓倍器17
の出力で制御されるが、モード0ではモード制御信号S
によって逓倍器17は休止(スルーパス)されていて、
入力クロックCPの前縁にて第3図Fのようにラッチ動
作が行われる。ラッチ出力几は、マルチプレクサ15を
通じて出力端子T10に導出される。
なおマルチプレクサ15は端子T9から与えられるセレ
クト信号MSF−8BL(第3図H)によって制御され
ていて、レジスタ6の32ビツト出力几は、第3図Gの
ようにMSP−8ELが“H”のとき上位16ビツトM
SPが、次にM 8 F −3ELがL”のとき下位1
6ビツ)LSFが乗算出力Po  として時分割で導出
される。第3図Hlこ示すようにセレクト信号MAP−
8HL はこの場合クロックOFと同一である。
第6図は乗算出力P。のフォーマットを示し、前半でデ
ータ16〜31から成るMAPが、また後半でデータ0
〜15から成るLAPが得られる。
拡張ビットはアキュムレーション時の余裕分として付加
されている。
なお第2図においてアントゲ−)G4は、セレクタ16
の出力CI、Rによって制御される。モード0のときは
、アキュムレーション命令R8T(H”がアキュムレー
ション、L”が非アキュムレーション)がセレクタ16
のA入力側からCL几としてゲートG4に与えられる。
従ってRATか′H”のときにはゲートG4が開いてア
キュムレーションが行われ、π]「了−が”L”のとき
にはゲートG4が閉じてアキュムレーションは行われな
い。
後者の場合には、加算器5の出力Qはバイパス路1Bを
通ってマルチプレクサ15に直接導出され、非アキュム
レーションの乗算出力としてマルチプレクサ15力)ら
出力される。
七−ド1 このモードでは端子T7.T$のモード信号かMO=”
Q”%J=″1″となって、デコーダ8から高レベルH
のモード制御信号Sが導出される。入力クロックは第4
図Aに示すようにモード0の2倍の周期で与えられる。
入力データXn、Ynは32ビツトパラレルで第4図B
のよう化X、Yの順に前後して導入される。入力データ
のフォーマットは、第7図に示すように、最初の4ブロ
ツクに分けた32ビツトデータの中間の2ブロツク(8
千8ビツト)が16ビツトのデータXnであり、次の4
ブロツクに分けた32ビツトデータが32ビツトのデー
タYnとなっている。
Xn  データは、第4図Cのようにプリラッチ9にお
いてNす゛イクルのクロックの立下りでラッチされ、次
にへ+1サイクルの前縁で第4図Eのようにレジスタ1
0に取込まれて乗算アレイ4へのX入力として導出され
る。一方、YnデータはN+1サイクルの前縁で、第4
図りのように上位16ビツトYHがレジスタ11に5才
た下位16ビツトYLがレジスタ12に取込まれる。レ
ジスタ11゜12の各16ビツト出力は、第4図Fに示
すようにマルチプレクサ13によって交互にYL + 
YI+の順に前後して乗算アレイ4へのX入力として導
出される。
なおマルチプレクサ13の制御入力(ゲートG3の出力
)はN+1サイクルにおいてクロックCPに従って“H
”から”L″lこ変化し、これによってマルチプレクサ
13がB入力選択から八人力選択に切換えられる。従っ
て、乗算アレイ4においてはX・YL1X拳YHの順に
乗算が実行され、第4図Gに示す積出力PL1PHが順
次得られる。
なお乗算アレイ4の制御入力YMには、インバータ19
で反転されたクロックCPが、第4図Mのように、信号
YM′とじてB入力が選ばれているセレクタ14を通っ
て与えられる。このためへ+1サイクルの前半ではYM
’が′″L″となって、下位ビットYLを正整数として
扱う乗算X参YLが実行される。またN+j+1サイク
ル半ではYM′がH″となって上位ビットYHを符号付
き実整数(23′コンブリメント)として扱う乗算x 
e y、が実行される。
N+1サイクルの前半で得られた積出力PLは加算器5
を通り(第4図I)、N+1サイクルのクロックの立下
りで第4図Jのようにアキュムレーションレジスタ6に
ラッチされる。なおモード1の高レベルの制御信号Sに
よってクロック逓倍器17が動作状態となっているので
、レジスタ6は第4図Jの如くクロックCPの半周期ご
とにラッチ動作を行う。
レジスタ6の出力は、上記モード制御信号Sによって動
作状態となっているAsR7(アリスメテインクシフト
ライト回路)において2 の定数を掛ける右シフトの操
作を受け、ゲートG4を通じて加算器5のAcc入力P
′(第4図H)として与えられる。このAcc入力P′
はN+1サイクルの後半で得られる積出力PH(第4図
G)と加算される(第4図■)。
なおAsR7を含む帰還路を開閉するアンドゲートG4
には、第4図りに示す信号CLR(N十1す・fクルの
前半がL”で後半が”H’)が与えられる。これによっ
て乗算アレイ4の出力の上位績PRに下位績PLを桁シ
フトして加える演算操作を実行することができる。CL
Rとしてはインバータ19の出力のクロック反転信号C
Pが用いられる。このCPはモード制御信号S(”H”
)によってB入力が選択されているマルチプレクサ16
を介してゲートG4.に与えられる。
加算器5の出力Q(第4図I)は、第4図JのようにN
−1−1サイクルの前縁でレジスタ6にラッチされs 
PH+PLX10  の乗算出力としてマルチプレクサ
15を通じて出力端子T10に導出される。マルチプレ
クサ15はモード0と同様にクロックCPと同じセレク
ト信号MSP−8gL  (第4図M)によって制御さ
れ、へ+1サイクルの後半では、加算出力Qの乗算出力
PH+ PLX 、I 0−15の下位16ビツトをL
APとしてバイパス路18を経て導出し、N+2サイク
ルの前半ではレジスタ6の出力PH+ PLx 1Q 
 の上位16ビツトをMSPとして導出する。第8図は
モード1における乗算出力Poのフォーマットである。
このようにASR7を介する累積加算回路を乗算器に付
加することにより、ハードウェア(ゲート数)をそれほ
ど増加させずに長語長の乗算が可能となる。処理時間は
第1図のように乗算器1a。
1bを使用する場合の2〜4倍となるが、ハードウェア
規模は1/2〜174以下となる。また第2図の実施例
の構成によれば、演算語長を簡単に変更することかでき
、短語長(16X16ビツト)では演算速度を全く低下
させずに高速処理が可能となる上、アキュムレーション
機能も得られる。従ってLSI化した場合、非常に多機
能で汎用性のある回路ユニットが得られる。
なお上述の実施例では入力データYnについて、上位及
び下位に2分割しているが、分割数を更に増加してより
長語長の演算に対応させることができる。
発明の効果 本発明は上述の如く、乗算回路の出力に桁シフト回路を
帰還路に含む累積加算手段を設けたので、部分積を順次
時分割演算して、桁合わせして累積加算すること−こよ
り、長語長の被乗数又は乗数であっても乗算回路数を増
やすこと無く演算することが可能となる。また桁シフト
回路を不動作にして部分積を求めない直接乗算モードで
高速演算させることも可能にしたから、非常に汎用性の
高い乗算器が得られる。
【図面の簡単な説明】
第1図は従来の乗算器の構成を示すブロック民第2図は
本発明による乗算器の一実施例を示すブロック図、第3
図は第2図の乗算器を16X16ビツトモード(モード
0)で動作させるときのタイムチャート、第4図は16
X32ビツトモード(モード1)で動作させるときのタ
イムチャート。 第5図はモード0の入力データフォーマット図、第6図
はモード0の出力データフォーマット図、第7図はモー
ド1の入力データフォーマット図、第8図はモード1の
出力データフォーマット図である。 なお図面に用いた符号において、 3・・・・・・・・・・・・入力回路 4 ・・・・・・・・・・・・・・・乗算アレイ5 ・
・・・・・・・・・・・・・・加算器6 、、、、、、
、、、、、、−、、レジスタ7 、−1−−−−、、、
、、、、、 A S n8 ・・・・・・・・・・・・
・・・テコータ10.11.12・2.レジスタ 13・・・・・・・・・・・・・・・マルチプレクサ1
4・・・・・・・・・・・・・・・セレクタ15・・・
・・・・・・・・・・・・マルチプレクサ16・・・・
・・・・・・・・・・・セレクタである。

Claims (1)

    【特許請求の範囲】
  1. 乗算回路と、乗算出力を入力とする加算器と、加算出力
    を記憶するレジスタと、このレジスタの記憶出力を桁シ
    フトしてから上記加算器の他の入力に与える桁シフト回
    路と、モード切換部とを備え、第1のモードでは上記桁
    シフト回路を実質的に不動作にし、第2のモードでは上
    記桁シフト回路を介して上記レジスタの出力を加算器に
    戻す累積加算部を構成し、上記乗算回路の入力データを
    複数に分割して部分積を順次演算し、各部分積を桁合せ
    した状態で加算して乗算結果を得るようにした乗算器。
JP13539684A 1984-06-30 1984-06-30 乗算器 Pending JPS6115233A (ja)

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