JPS6115233A - 乗算器 - Google Patents
乗算器Info
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- JPS6115233A JPS6115233A JP13539684A JP13539684A JPS6115233A JP S6115233 A JPS6115233 A JP S6115233A JP 13539684 A JP13539684 A JP 13539684A JP 13539684 A JP13539684 A JP 13539684A JP S6115233 A JPS6115233 A JP S6115233A
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- multiplication
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
- G06F7/53—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel
- G06F7/5324—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel partitioned, i.e. using repetitively a smaller parallel parallel multiplier or using an array of such smaller multipliers
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/3804—Details
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はディジタル信号の乗算器に関し、ディジタルフ
ィルタなどに用いて好適なものである。
ィルタなどに用いて好適なものである。
背景技術とその問題点
近年、アナログ情報をディジタル信号で演算処理する必
要性が高まり、加減算を行うＡＬＵ（演算ユニット）と
共に乗算を高速で行う並列乗Ｘａか回路ユニットとして
必要キなっている。ディジタルフィルタは加減算器と乗
算器とが組込まれたディジタル処理回路の代表的なもの
である。８ビット×８ビット〜１６ビツト×１６ビツト
程度のＬＳＩ化された乗算器は既に市販されている。種
類としては、単純な乗算のみを行うものと、累積加算器
（アキュムレータ）が付加されていて、積和計算（ａＸ
ｂ十ｃ）ができるものとがある。
要性が高まり、加減算を行うＡＬＵ（演算ユニット）と
共に乗算を高速で行う並列乗Ｘａか回路ユニットとして
必要キなっている。ディジタルフィルタは加減算器と乗
算器とが組込まれたディジタル処理回路の代表的なもの
である。８ビット×８ビット〜１６ビツト×１６ビツト
程度のＬＳＩ化された乗算器は既に市販されている。種
類としては、単純な乗算のみを行うものと、累積加算器
（アキュムレータ）が付加されていて、積和計算（ａＸ
ｂ十ｃ）ができるものとがある。
ディジタルフィルタなどに応用する場合、データ語長と
して時に２４〜３２ビツト程鼠を必要とすることがある
。その場合には、第１図のように１２ビツト×１２ビツ
ト〜１６ビツト×１６ビツトの乗算器１ａ、１ｂを２個
並列にし、例えば３２ビツトの被乗数Ｙを１６ビツトず
つの上位桁及び下位桁に分けて、夫々ｌこつぃて乗数Ｘ
（１６ビツト）を掛けてから、加算器２で加え合わせる
のか一般的である。
して時に２４〜３２ビツト程鼠を必要とすることがある
。その場合には、第１図のように１２ビツト×１２ビツ
ト〜１６ビツト×１６ビツトの乗算器１ａ、１ｂを２個
並列にし、例えば３２ビツトの被乗数Ｙを１６ビツトず
つの上位桁及び下位桁に分けて、夫々ｌこつぃて乗数Ｘ
（１６ビツト）を掛けてから、加算器２で加え合わせる
のか一般的である。
しかし第１図のような回路構成は、回路規模が極めて大
きくなり、ＬＳＩ化してもコスト高である。
きくなり、ＬＳＩ化してもコスト高である。
発明の目的
本発明は、回路規模を大きくせずに短語長と同程度のハ
ードウェア（ゲート数）で長語長の乗算を行うことがで
きる乗算器を提供するものである。
ードウェア（ゲート数）で長語長の乗算を行うことがで
きる乗算器を提供するものである。
発明の概要
本発明の乗算器は、乗算回路（実施例の乗算アレイ４）
、乗算出力を入力とする加算器５と、加算出力を記憶す
るレジスタ６と、このレジスタの記憶出力を桁シフトし
てから上記加算器の他の入力に与える桁シフト回路（Ａ
８Ｒ７）と、モード切換部（実施例のデコーダ８、マル
チプレクサ１３、セレクタ１４ 、１６．アンドゲート
Ｇ４など）を備えている。そして第１のモードでは上記
桁シフト回路を実質的に不動作にし、また第２のモード
では上記桁シフト回路を介して上記レジスタの出力を加
算器に戻す累積加算部を構成し、上記乗算回路の入力デ
ータを複数−こ分割して部分積（ＰＬ ＋ ＰＨ）
を順次演算し、各部分積を桁合せした状態で加算して乗
算結果を得るように構成している。この構成により、回
路規模を大巾に増大させること無（、長語長の乗算が可
能となる。
、乗算出力を入力とする加算器５と、加算出力を記憶す
るレジスタ６と、このレジスタの記憶出力を桁シフトし
てから上記加算器の他の入力に与える桁シフト回路（Ａ
８Ｒ７）と、モード切換部（実施例のデコーダ８、マル
チプレクサ１３、セレクタ１４ 、１６．アンドゲート
Ｇ４など）を備えている。そして第１のモードでは上記
桁シフト回路を実質的に不動作にし、また第２のモード
では上記桁シフト回路を介して上記レジスタの出力を加
算器に戻す累積加算部を構成し、上記乗算回路の入力デ
ータを複数−こ分割して部分積（ＰＬ ＋ ＰＨ）
を順次演算し、各部分積を桁合せした状態で加算して乗
算結果を得るように構成している。この構成により、回
路規模を大巾に増大させること無（、長語長の乗算が可
能となる。
実施例
以下本発明を実施例に基いて説明する。
第１図は本発明を適用した乗算器の一実施例を示す回路
図である。実施例の乗算器は、乗数及び被乗数Ｘ、Ｙの
入力回路３、ｘ、ｙの掛算を行う１６ビツト×１６ビツ
ト＝３２ビツトの乗算アレイ４及び乗算出力を累積加算
するための３５ビツト加算器５及び３５ビツトレジスタ
６（アキュムレータ）を備えている。本実施例の一つの
特徴によれば、上記アキュムレータ用レジスタ６の出力
は１５ビツトのＡ Ｓ’Ｒ７（アリスメテイツクシフト
ライト回路）を介して加算器５の一方の入力に与えられ
るようになっている。
図である。実施例の乗算器は、乗数及び被乗数Ｘ、Ｙの
入力回路３、ｘ、ｙの掛算を行う１６ビツト×１６ビツ
ト＝３２ビツトの乗算アレイ４及び乗算出力を累積加算
するための３５ビツト加算器５及び３５ビツトレジスタ
６（アキュムレータ）を備えている。本実施例の一つの
特徴によれば、上記アキュムレータ用レジスタ６の出力
は１５ビツトのＡ Ｓ’Ｒ７（アリスメテイツクシフト
ライト回路）を介して加算器５の一方の入力に与えられ
るようになっている。
第２図の乗算器は２つのモードで動作させることができ
、その一つは１６Ｘ１６ビツトのアキュムレータ付乗算
器としての動作モード（以下モード０と言う）である。
、その一つは１６Ｘ１６ビツトのアキュムレータ付乗算
器としての動作モード（以下モード０と言う）である。
他は、Ｘが１６ビツトでＹが３２ビツトの長語長乗算器
としての動作モード（以下モード１と言う）である。
としての動作モード（以下モード１と言う）である。
モード１のときは５次式のようにＹか１６ビツトずつの
上位桁ＹＨと下位桁ＹＬとに分けられ、Ｘと順次掛算さ
れてから、各３２ビツトの上位績ＰＭと下位８４ Ｐｒ
、とがアキュムレーション及びシフトライトにより桁合
せされた状態（×２ ）で加算され、３２ビツトの積
出力ＣＰ、＋ＰＬＸ１０ ）として１６ビツトずつ導
出される。なお下位積ＰＬの下位１６ビツトは切捨てら
れる。
上位桁ＹＨと下位桁ＹＬとに分けられ、Ｘと順次掛算さ
れてから、各３２ビツトの上位績ＰＭと下位８４ Ｐｒ
、とがアキュムレーション及びシフトライトにより桁合
せされた状態（×２ ）で加算され、３２ビツトの積
出力ＣＰ、＋ＰＬＸ１０ ）として１６ビツトずつ導
出される。なお下位積ＰＬの下位１６ビツトは切捨てら
れる。
モード１の演算
（ＹＨ（１６ビツト）］（ＹＬ（１６ピント）〕（ＰＨ
（３２ビツト） 〕 〔ＰＨ＋ＰＬ×１０〕〔切捨〕 （ＭＡＰ（１６ヒこノド）＋ＬＳＰ （１６ヒこント）
）一方、モード０においては％ １６Ｘ１６ビツトの乗
算が直接に行われ、高速乗算器として動作する。動作速
度はモード１の２倍である。
（３２ビツト） 〕 〔ＰＨ＋ＰＬ×１０〕〔切捨〕 （ＭＡＰ（１６ヒこノド）＋ＬＳＰ （１６ヒこント）
）一方、モード０においては％ １６Ｘ１６ビツトの乗
算が直接に行われ、高速乗算器として動作する。動作速
度はモード１の２倍である。
次に第２図の乗算器の詳細な構成及び動作について第３
図（モード０）及び第４図（モード１）のタイムチャー
トを参照しながら説明する。
図（モード０）及び第４図（モード１）のタイムチャー
トを参照しながら説明する。
モード０
第２図の端子Ｔ７．Ｔ８にモード信号ＭＯ＝”０”及び
Ｍ１＝”０”が与えられるとデコーダ８の出力（０）か
らモード制御信号Ｓ（モードＱ＝Ｌ、モード１；Ｈ）が
形成されてモード０の動作となる。
Ｍ１＝”０”が与えられるとデコーダ８の出力（０）か
らモード制御信号Ｓ（モードＱ＝Ｌ、モード１；Ｈ）が
形成されてモード０の動作となる。
演算動作は端子Ｔ５に与えられるクロックＣＰ（第３図
Ａ）に同期して行われる。このモード０ではクロックレ
ートがモード１の２倍となる。入力データＸｎ、 Ｙｎ
（第３図Ｂ）は端子Ｔ１から３２ビツトパラレルで与え
られる。
Ａ）に同期して行われる。このモード０ではクロックレ
ートがモード１の２倍となる。入力データＸｎ、 Ｙｎ
（第３図Ｂ）は端子Ｔ１から３２ビツトパラレルで与え
られる。
入力データは第５図のフォーマットに示すようにＸとＹ
とが多重化されている。つまり３２ビツトデータが８ビ
ツトずつの４つのブロックに分けられ、外側の２つのブ
ロックかｙｎＩＣ、また内側の２つのブロックがＸｎに
割当てられている。この多重化はモード１における入力
データフォーマット（第７図）と合わせるためである。
とが多重化されている。つまり３２ビツトデータが８ビ
ツトずつの４つのブロックに分けられ、外側の２つのブ
ロックかｙｎＩＣ、また内側の２つのブロックがＸｎに
割当てられている。この多重化はモード１における入力
データフォーマット（第７図）と合わせるためである。
端子Ｔ１の入力データは入力回路３において＼Ｙに振分
けられる。Ｘｎは１６ビツトのプリラッチ９を経てタイ
ミング調整されてから１６ビツトレジスタ１０に読込ま
れる。プリラッチ９の読込みはナントゲートＧ１の出力
番ζよって制御される。
けられる。Ｘｎは１６ビツトのプリラッチ９を経てタイ
ミング調整されてから１６ビツトレジスタ１０に読込ま
れる。プリラッチ９の読込みはナントゲートＧ１の出力
番ζよって制御される。
１６ビツトレジスタ１０の読込みはオアゲートＧ２の出
力で制御され、端子Ｔ２に乗算命令ＭＰＹが与えられた
ときに第３図Ｃに示すようにＮ＋１番目のクロックサイ
クルの前縁で乗算アレイ４にデータ入力される。
力で制御され、端子Ｔ２に乗算命令ＭＰＹが与えられた
ときに第３図Ｃに示すようにＮ＋１番目のクロックサイ
クルの前縁で乗算アレイ４にデータ入力される。
一方、Ｙｎは夫々１６ビツトのレジスタ１１゜１２に読
込まれる。モード０のときには、一方のレジスタ１１の
みが用いられる。これらのレジスタ１１．１２の読込み
タイミングは前記オアゲートＧ２の出力で制御され、レ
ジスタ１１の１６ビツトパラレル出力は、アンドゲート
Ｇ３によってへ入力側が選択されているマルチプレクサ
１３を通って乗算アレイ４に導出される。
込まれる。モード０のときには、一方のレジスタ１１の
みが用いられる。これらのレジスタ１１．１２の読込み
タイミングは前記オアゲートＧ２の出力で制御され、レ
ジスタ１１の１６ビツトパラレル出力は、アンドゲート
Ｇ３によってへ入力側が選択されているマルチプレクサ
１３を通って乗算アレイ４に導出される。
第３図Ｃのように乗算アレイ４の入力Ｘｎ、Ｙｎが揃う
と、乗算が実行され、１クロツクサイクル後に積出力Ｐ
（第３図Ｄ）が得られる。なお端子Ｔ３．Ｔ４に与えら
れる信号ＹＭ、ＸＭは、夫々入力データＸｎ、 Ｙｎの
符号形態に応じて乗算アレイ４の動作モードを制御する
ためのもので、第３図Ｊに示すように、これら力ｓｌ＋
ＬＩ＋レベルのときは正整数データ（Ｎｏ Ｓｉｇｎ
Ｉｎｔｅｇｅｒ ）についての演算を行い ＊ Ｈ＊
レベルのときは正負の符号情報を含んだ２８′ コンブ
リメントデータ（実数）の演算を行う。モード０では、
デコーダ８の出力のモード制御信号Ｓによってセレクタ
１４がへ入力側に切換えられていて、乗算アレイ４では
ＸＭｌＹＭに対応した演算動作が行われる。
と、乗算が実行され、１クロツクサイクル後に積出力Ｐ
（第３図Ｄ）が得られる。なお端子Ｔ３．Ｔ４に与えら
れる信号ＹＭ、ＸＭは、夫々入力データＸｎ、 Ｙｎの
符号形態に応じて乗算アレイ４の動作モードを制御する
ためのもので、第３図Ｊに示すように、これら力ｓｌ＋
ＬＩ＋レベルのときは正整数データ（Ｎｏ Ｓｉｇｎ
Ｉｎｔｅｇｅｒ ）についての演算を行い ＊ Ｈ＊
レベルのときは正負の符号情報を含んだ２８′ コンブ
リメントデータ（実数）の演算を行う。モード０では、
デコーダ８の出力のモード制御信号Ｓによってセレクタ
１４がへ入力側に切換えられていて、乗算アレイ４では
ＸＭｌＹＭに対応した演算動作が行われる。
乗算アレイ４の出力Ｐは、３５ビツト加算６５を介して
３５ビツトレジスタ６にラッチされる。
３５ビツトレジスタ６にラッチされる。
このとき加算器５のアキュムレーション（Ａｃｃ） 個
入力には、レジスタ６の前値Ｐ’（第３図１）がモード
制御信号ＳによってスルーパスとなっているＡＳＲ７及
びアントゲ−ｈｏ４を夫々通って与えられていて、積Ｐ
とこの前値Ｐ′とか加算されて、加算出力Ｑ（第３図Ｅ
）がレジスタ６に入れられる。つまり乗算結果が次々と
累積されることになる。前値Ｐ′は前回の演算結果であ
る。
入力には、レジスタ６の前値Ｐ’（第３図１）がモード
制御信号ＳによってスルーパスとなっているＡＳＲ７及
びアントゲ−ｈｏ４を夫々通って与えられていて、積Ｐ
とこの前値Ｐ′とか加算されて、加算出力Ｑ（第３図Ｅ
）がレジスタ６に入れられる。つまり乗算結果が次々と
累積されることになる。前値Ｐ′は前回の演算結果であ
る。
レジスタ６の読込みタイミングは、クロック逓倍器１７
の出力で制御されるが、モード０ではモード制御信号Ｓ
によって逓倍器１７は休止（スルーパス）されていて、
入力クロックＣＰの前縁にて第３図Ｆのようにラッチ動
作が行われる。ラッチ出力几は、マルチプレクサ１５を
通じて出力端子Ｔ１０に導出される。
の出力で制御されるが、モード０ではモード制御信号Ｓ
によって逓倍器１７は休止（スルーパス）されていて、
入力クロックＣＰの前縁にて第３図Ｆのようにラッチ動
作が行われる。ラッチ出力几は、マルチプレクサ１５を
通じて出力端子Ｔ１０に導出される。
なおマルチプレクサ１５は端子Ｔ９から与えられるセレ
クト信号ＭＳＦ−８ＢＬ（第３図Ｈ）によって制御され
ていて、レジスタ６の３２ビツト出力几は、第３図Ｇの
ようにＭＳＰ−８ＥＬが“Ｈ”のとき上位１６ビツトＭ
ＳＰが、次にＭ ８ Ｆ −３ＥＬがＬ”のとき下位１
６ビツ）ＬＳＦが乗算出力Ｐｏ として時分割で導出
される。第３図Ｈｌこ示すようにセレクト信号ＭＡＰ−
８ＨＬ はこの場合クロックＯＦと同一である。
クト信号ＭＳＦ−８ＢＬ（第３図Ｈ）によって制御され
ていて、レジスタ６の３２ビツト出力几は、第３図Ｇの
ようにＭＳＰ−８ＥＬが“Ｈ”のとき上位１６ビツトＭ
ＳＰが、次にＭ ８ Ｆ −３ＥＬがＬ”のとき下位１
６ビツ）ＬＳＦが乗算出力Ｐｏ として時分割で導出
される。第３図Ｈｌこ示すようにセレクト信号ＭＡＰ−
８ＨＬ はこの場合クロックＯＦと同一である。
第６図は乗算出力Ｐ。のフォーマットを示し、前半でデ
ータ１６〜３１から成るＭＡＰが、また後半でデータ０
〜１５から成るＬＡＰが得られる。
ータ１６〜３１から成るＭＡＰが、また後半でデータ０
〜１５から成るＬＡＰが得られる。
拡張ビットはアキュムレーション時の余裕分として付加
されている。
されている。
なお第２図においてアントゲ−）Ｇ４は、セレクタ１６
の出力ＣＩ、Ｒによって制御される。モード０のときは
、アキュムレーション命令Ｒ８Ｔ（Ｈ”がアキュムレー
ション、Ｌ”が非アキュムレーション）がセレクタ１６
のＡ入力側からＣＬ几としてゲートＧ４に与えられる。
の出力ＣＩ、Ｒによって制御される。モード０のときは
、アキュムレーション命令Ｒ８Ｔ（Ｈ”がアキュムレー
ション、Ｌ”が非アキュムレーション）がセレクタ１６
のＡ入力側からＣＬ几としてゲートＧ４に与えられる。
従ってＲＡＴか′Ｈ”のときにはゲートＧ４が開いてア
キュムレーションが行われ、π］「了−が”Ｌ”のとき
にはゲートＧ４が閉じてアキュムレーションは行われな
い。
キュムレーションが行われ、π］「了−が”Ｌ”のとき
にはゲートＧ４が閉じてアキュムレーションは行われな
い。
後者の場合には、加算器５の出力Ｑはバイパス路１Ｂを
通ってマルチプレクサ１５に直接導出され、非アキュム
レーションの乗算出力としてマルチプレクサ１５力）ら
出力される。
通ってマルチプレクサ１５に直接導出され、非アキュム
レーションの乗算出力としてマルチプレクサ１５力）ら
出力される。
七−ド１
このモードでは端子Ｔ７．Ｔ＄のモード信号かＭＯ＝”
Ｑ”％Ｊ＝″１″となって、デコーダ８から高レベルＨ
のモード制御信号Ｓが導出される。入力クロックは第４
図Ａに示すようにモード０の２倍の周期で与えられる。
Ｑ”％Ｊ＝″１″となって、デコーダ８から高レベルＨ
のモード制御信号Ｓが導出される。入力クロックは第４
図Ａに示すようにモード０の２倍の周期で与えられる。
入力データＸｎ、Ｙｎは３２ビツトパラレルで第４図Ｂ
のよう化Ｘ、Ｙの順に前後して導入される。入力データ
のフォーマットは、第７図に示すように、最初の４ブロ
ツクに分けた３２ビツトデータの中間の２ブロツク（８
千８ビツト）が１６ビツトのデータＸｎであり、次の４
ブロツクに分けた３２ビツトデータが３２ビツトのデー
タＹｎとなっている。
のよう化Ｘ、Ｙの順に前後して導入される。入力データ
のフォーマットは、第７図に示すように、最初の４ブロ
ツクに分けた３２ビツトデータの中間の２ブロツク（８
千８ビツト）が１６ビツトのデータＸｎであり、次の４
ブロツクに分けた３２ビツトデータが３２ビツトのデー
タＹｎとなっている。
Ｘｎ データは、第４図Ｃのようにプリラッチ９にお
いてＮす゛イクルのクロックの立下りでラッチされ、次
にへ＋１サイクルの前縁で第４図Ｅのようにレジスタ１
０に取込まれて乗算アレイ４へのＸ入力として導出され
る。一方、ＹｎデータはＮ＋１サイクルの前縁で、第４
図りのように上位１６ビツトＹＨがレジスタ１１に５才
た下位１６ビツトＹＬがレジスタ１２に取込まれる。レ
ジスタ１１゜１２の各１６ビツト出力は、第４図Ｆに示
すようにマルチプレクサ１３によって交互にＹＬ ＋
ＹＩ＋の順に前後して乗算アレイ４へのＸ入力として導
出される。
いてＮす゛イクルのクロックの立下りでラッチされ、次
にへ＋１サイクルの前縁で第４図Ｅのようにレジスタ１
０に取込まれて乗算アレイ４へのＸ入力として導出され
る。一方、ＹｎデータはＮ＋１サイクルの前縁で、第４
図りのように上位１６ビツトＹＨがレジスタ１１に５才
た下位１６ビツトＹＬがレジスタ１２に取込まれる。レ
ジスタ１１゜１２の各１６ビツト出力は、第４図Ｆに示
すようにマルチプレクサ１３によって交互にＹＬ ＋
ＹＩ＋の順に前後して乗算アレイ４へのＸ入力として導
出される。
なおマルチプレクサ１３の制御入力（ゲートＧ３の出力
）はＮ＋１サイクルにおいてクロックＣＰに従って“Ｈ
”から”Ｌ″ｌこ変化し、これによってマルチプレクサ
１３がＢ入力選択から八人力選択に切換えられる。従っ
て、乗算アレイ４においてはＸ・ＹＬ１Ｘ拳ＹＨの順に
乗算が実行され、第４図Ｇに示す積出力ＰＬ１ＰＨが順
次得られる。
）はＮ＋１サイクルにおいてクロックＣＰに従って“Ｈ
”から”Ｌ″ｌこ変化し、これによってマルチプレクサ
１３がＢ入力選択から八人力選択に切換えられる。従っ
て、乗算アレイ４においてはＸ・ＹＬ１Ｘ拳ＹＨの順に
乗算が実行され、第４図Ｇに示す積出力ＰＬ１ＰＨが順
次得られる。
なお乗算アレイ４の制御入力ＹＭには、インバータ１９
で反転されたクロックＣＰが、第４図Ｍのように、信号
ＹＭ′とじてＢ入力が選ばれているセレクタ１４を通っ
て与えられる。このためへ＋１サイクルの前半ではＹＭ
’が′″Ｌ″となって、下位ビットＹＬを正整数として
扱う乗算Ｘ参ＹＬが実行される。またＮ＋ｊ＋１サイク
ル半ではＹＭ′がＨ″となって上位ビットＹＨを符号付
き実整数（２３′コンブリメント）として扱う乗算ｘ
ｅ ｙ、が実行される。
で反転されたクロックＣＰが、第４図Ｍのように、信号
ＹＭ′とじてＢ入力が選ばれているセレクタ１４を通っ
て与えられる。このためへ＋１サイクルの前半ではＹＭ
’が′″Ｌ″となって、下位ビットＹＬを正整数として
扱う乗算Ｘ参ＹＬが実行される。またＮ＋ｊ＋１サイク
ル半ではＹＭ′がＨ″となって上位ビットＹＨを符号付
き実整数（２３′コンブリメント）として扱う乗算ｘ
ｅ ｙ、が実行される。
Ｎ＋１サイクルの前半で得られた積出力ＰＬは加算器５
を通り（第４図Ｉ）、Ｎ＋１サイクルのクロックの立下
りで第４図Ｊのようにアキュムレーションレジスタ６に
ラッチされる。なおモード１の高レベルの制御信号Ｓに
よってクロック逓倍器１７が動作状態となっているので
、レジスタ６は第４図Ｊの如くクロックＣＰの半周期ご
とにラッチ動作を行う。
を通り（第４図Ｉ）、Ｎ＋１サイクルのクロックの立下
りで第４図Ｊのようにアキュムレーションレジスタ６に
ラッチされる。なおモード１の高レベルの制御信号Ｓに
よってクロック逓倍器１７が動作状態となっているので
、レジスタ６は第４図Ｊの如くクロックＣＰの半周期ご
とにラッチ動作を行う。
レジスタ６の出力は、上記モード制御信号Ｓによって動
作状態となっているＡｓＲ７（アリスメテインクシフト
ライト回路）において２ の定数を掛ける右シフトの操
作を受け、ゲートＧ４を通じて加算器５のＡｃｃ入力Ｐ
′（第４図Ｈ）として与えられる。このＡｃｃ入力Ｐ′
はＮ＋１サイクルの後半で得られる積出力ＰＨ（第４図
Ｇ）と加算される（第４図■）。
作状態となっているＡｓＲ７（アリスメテインクシフト
ライト回路）において２ の定数を掛ける右シフトの操
作を受け、ゲートＧ４を通じて加算器５のＡｃｃ入力Ｐ
′（第４図Ｈ）として与えられる。このＡｃｃ入力Ｐ′
はＮ＋１サイクルの後半で得られる積出力ＰＨ（第４図
Ｇ）と加算される（第４図■）。
なおＡｓＲ７を含む帰還路を開閉するアンドゲートＧ４
には、第４図りに示す信号ＣＬＲ（Ｎ十１す・ｆクルの
前半がＬ”で後半が”Ｈ’）が与えられる。これによっ
て乗算アレイ４の出力の上位績ＰＲに下位績ＰＬを桁シ
フトして加える演算操作を実行することができる。ＣＬ
Ｒとしてはインバータ１９の出力のクロック反転信号Ｃ
Ｐが用いられる。このＣＰはモード制御信号Ｓ（”Ｈ”
）によってＢ入力が選択されているマルチプレクサ１６
を介してゲートＧ４．に与えられる。
には、第４図りに示す信号ＣＬＲ（Ｎ十１す・ｆクルの
前半がＬ”で後半が”Ｈ’）が与えられる。これによっ
て乗算アレイ４の出力の上位績ＰＲに下位績ＰＬを桁シ
フトして加える演算操作を実行することができる。ＣＬ
Ｒとしてはインバータ１９の出力のクロック反転信号Ｃ
Ｐが用いられる。このＣＰはモード制御信号Ｓ（”Ｈ”
）によってＢ入力が選択されているマルチプレクサ１６
を介してゲートＧ４．に与えられる。
加算器５の出力Ｑ（第４図Ｉ）は、第４図ＪのようにＮ
−１−１サイクルの前縁でレジスタ６にラッチされｓ
ＰＨ＋ＰＬＸ１０ の乗算出力としてマルチプレクサ
１５を通じて出力端子Ｔ１０に導出される。マルチプレ
クサ１５はモード０と同様にクロックＣＰと同じセレク
ト信号ＭＳＰ−８ｇＬ （第４図Ｍ）によって制御さ
れ、へ＋１サイクルの後半では、加算出力Ｑの乗算出力
ＰＨ＋ ＰＬＸ 、Ｉ ０−１５の下位１６ビツトをＬ
ＡＰとしてバイパス路１８を経て導出し、Ｎ＋２サイク
ルの前半ではレジスタ６の出力ＰＨ＋ ＰＬｘ １Ｑ
の上位１６ビツトをＭＳＰとして導出する。第８図は
モード１における乗算出力Ｐｏのフォーマットである。
−１−１サイクルの前縁でレジスタ６にラッチされｓ
ＰＨ＋ＰＬＸ１０ の乗算出力としてマルチプレクサ
１５を通じて出力端子Ｔ１０に導出される。マルチプレ
クサ１５はモード０と同様にクロックＣＰと同じセレク
ト信号ＭＳＰ−８ｇＬ （第４図Ｍ）によって制御さ
れ、へ＋１サイクルの後半では、加算出力Ｑの乗算出力
ＰＨ＋ ＰＬＸ 、Ｉ ０−１５の下位１６ビツトをＬ
ＡＰとしてバイパス路１８を経て導出し、Ｎ＋２サイク
ルの前半ではレジスタ６の出力ＰＨ＋ ＰＬｘ １Ｑ
の上位１６ビツトをＭＳＰとして導出する。第８図は
モード１における乗算出力Ｐｏのフォーマットである。
このようにＡＳＲ７を介する累積加算回路を乗算器に付
加することにより、ハードウェア（ゲート数）をそれほ
ど増加させずに長語長の乗算が可能となる。処理時間は
第１図のように乗算器１ａ。
加することにより、ハードウェア（ゲート数）をそれほ
ど増加させずに長語長の乗算が可能となる。処理時間は
第１図のように乗算器１ａ。
１ｂを使用する場合の２〜４倍となるが、ハードウェア
規模は１／２〜１７４以下となる。また第２図の実施例
の構成によれば、演算語長を簡単に変更することかでき
、短語長（１６Ｘ１６ビツト）では演算速度を全く低下
させずに高速処理が可能となる上、アキュムレーション
機能も得られる。従ってＬＳＩ化した場合、非常に多機
能で汎用性のある回路ユニットが得られる。
規模は１／２〜１７４以下となる。また第２図の実施例
の構成によれば、演算語長を簡単に変更することかでき
、短語長（１６Ｘ１６ビツト）では演算速度を全く低下
させずに高速処理が可能となる上、アキュムレーション
機能も得られる。従ってＬＳＩ化した場合、非常に多機
能で汎用性のある回路ユニットが得られる。
なお上述の実施例では入力データＹｎについて、上位及
び下位に２分割しているが、分割数を更に増加してより
長語長の演算に対応させることができる。
び下位に２分割しているが、分割数を更に増加してより
長語長の演算に対応させることができる。
発明の効果
本発明は上述の如く、乗算回路の出力に桁シフト回路を
帰還路に含む累積加算手段を設けたので、部分積を順次
時分割演算して、桁合わせして累積加算すること−こよ
り、長語長の被乗数又は乗数であっても乗算回路数を増
やすこと無く演算することが可能となる。また桁シフト
回路を不動作にして部分積を求めない直接乗算モードで
高速演算させることも可能にしたから、非常に汎用性の
高い乗算器が得られる。
帰還路に含む累積加算手段を設けたので、部分積を順次
時分割演算して、桁合わせして累積加算すること−こよ
り、長語長の被乗数又は乗数であっても乗算回路数を増
やすこと無く演算することが可能となる。また桁シフト
回路を不動作にして部分積を求めない直接乗算モードで
高速演算させることも可能にしたから、非常に汎用性の
高い乗算器が得られる。
第１図は従来の乗算器の構成を示すブロック民第２図は
本発明による乗算器の一実施例を示すブロック図、第３
図は第２図の乗算器を１６Ｘ１６ビツトモード（モード
０）で動作させるときのタイムチャート、第４図は１６
Ｘ３２ビツトモード（モード１）で動作させるときのタ
イムチャート。 第５図はモード０の入力データフォーマット図、第６図
はモード０の出力データフォーマット図、第７図はモー
ド１の入力データフォーマット図、第８図はモード１の
出力データフォーマット図である。 なお図面に用いた符号において、 ３・・・・・・・・・・・・入力回路 ４ ・・・・・・・・・・・・・・・乗算アレイ５ ・
・・・・・・・・・・・・・・加算器６ 、、、、、、
、、、、、、−、、レジスタ７ 、−１−−−−、、、
、、、、、 Ａ Ｓ ｎ８ ・・・・・・・・・・・・
・・・テコータ１０．１１．１２・２．レジスタ １３・・・・・・・・・・・・・・・マルチプレクサ１
４・・・・・・・・・・・・・・・セレクタ１５・・・
・・・・・・・・・・・・マルチプレクサ１６・・・・
・・・・・・・・・・・セレクタである。
本発明による乗算器の一実施例を示すブロック図、第３
図は第２図の乗算器を１６Ｘ１６ビツトモード（モード
０）で動作させるときのタイムチャート、第４図は１６
Ｘ３２ビツトモード（モード１）で動作させるときのタ
イムチャート。 第５図はモード０の入力データフォーマット図、第６図
はモード０の出力データフォーマット図、第７図はモー
ド１の入力データフォーマット図、第８図はモード１の
出力データフォーマット図である。 なお図面に用いた符号において、 ３・・・・・・・・・・・・入力回路 ４ ・・・・・・・・・・・・・・・乗算アレイ５ ・
・・・・・・・・・・・・・・加算器６ 、、、、、、
、、、、、、−、、レジスタ７ 、−１−−−−、、、
、、、、、 Ａ Ｓ ｎ８ ・・・・・・・・・・・・
・・・テコータ１０．１１．１２・２．レジスタ １３・・・・・・・・・・・・・・・マルチプレクサ１
４・・・・・・・・・・・・・・・セレクタ１５・・・
・・・・・・・・・・・・マルチプレクサ１６・・・・
・・・・・・・・・・・セレクタである。
Claims (1)
- 乗算回路と、乗算出力を入力とする加算器と、加算出力
を記憶するレジスタと、このレジスタの記憶出力を桁シ
フトしてから上記加算器の他の入力に与える桁シフト回
路と、モード切換部とを備え、第１のモードでは上記桁
シフト回路を実質的に不動作にし、第２のモードでは上
記桁シフト回路を介して上記レジスタの出力を加算器に
戻す累積加算部を構成し、上記乗算回路の入力データを
複数に分割して部分積を順次演算し、各部分積を桁合せ
した状態で加算して乗算結果を得るようにした乗算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13539684A JPS6115233A (ja) | 1984-06-30 | 1984-06-30 | 乗算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13539684A JPS6115233A (ja) | 1984-06-30 | 1984-06-30 | 乗算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6115233A true JPS6115233A (ja) | 1986-01-23 |
Family
ID=15150733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13539684A Pending JPS6115233A (ja) | 1984-06-30 | 1984-06-30 | 乗算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6115233A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03185516A (ja) * | 1989-12-14 | 1991-08-13 | Fujitsu Ltd | １０進数を２進数に変換する方法 |
| EP0829803A2 (de) * | 1996-09-13 | 1998-03-18 | Itt Manufacturing Enterprises, Inc. | Digitaler Signalprozessor und Verfahren zur Durchführung einer Multiplikation mit einem digitalen Signalprozessor |
| EP0967543A2 (en) * | 1998-06-25 | 1999-12-29 | Texas Instruments Incorporated | Method of multiplying numbers represented in multiple-word chains |
| US6484194B1 (en) | 1998-06-17 | 2002-11-19 | Texas Instruments Incorporated | Low cost multiplier block with chain capability |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5663649A (en) * | 1979-10-26 | 1981-05-30 | Nec Corp | Parallel multiplication apparatus |
| JPS60229140A (ja) * | 1984-04-26 | 1985-11-14 | Nec Corp | 倍精度乗算器 |
-
1984
- 1984-06-30 JP JP13539684A patent/JPS6115233A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5663649A (en) * | 1979-10-26 | 1981-05-30 | Nec Corp | Parallel multiplication apparatus |
| JPS60229140A (ja) * | 1984-04-26 | 1985-11-14 | Nec Corp | 倍精度乗算器 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH03185516A (ja) * | 1989-12-14 | 1991-08-13 | Fujitsu Ltd | １０進数を２進数に変換する方法 |
| EP0829803A2 (de) * | 1996-09-13 | 1998-03-18 | Itt Manufacturing Enterprises, Inc. | Digitaler Signalprozessor und Verfahren zur Durchführung einer Multiplikation mit einem digitalen Signalprozessor |
| EP0829803A3 (en) * | 1996-09-13 | 1998-04-29 | Itt Manufacturing Enterprises, Inc. | Digital signal processor and method for performing a multiplication in a digital signal processor |
| US5898604A (en) * | 1996-09-13 | 1999-04-27 | Itt Manufacturing Enterprises, Inc. | Digital Signal Processor employing a random-access memory and method for performing multiplication |
| US6484194B1 (en) | 1998-06-17 | 2002-11-19 | Texas Instruments Incorporated | Low cost multiplier block with chain capability |
| EP0967543A2 (en) * | 1998-06-25 | 1999-12-29 | Texas Instruments Incorporated | Method of multiplying numbers represented in multiple-word chains |
| EP0967543A3 (en) * | 1998-06-25 | 2001-03-07 | Texas Instruments Incorporated | Method of multiplying numbers represented in multiple-word chains |
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