JPH1195981A - 乗算回路 - Google Patents
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- JPH1195981A JPH1195981A JP9253970A JP25397097A JPH1195981A JP H1195981 A JPH1195981 A JP H1195981A JP 9253970 A JP9253970 A JP 9253970A JP 25397097 A JP25397097 A JP 25397097A JP H1195981 A JPH1195981 A JP H1195981A
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Abstract
(57)【要約】
【課題】 ｍ／２ビット×ｎ／２ビットの乗算を４組並
列に行うと共に、ｍビット×ｎビットの乗算をも行う乗
算回路を提供する。 【解決手段】 乗算回路ＭＡ１，ＭＡ２，ＭＡ３，ＭＡ
４は、それぞれ符号付き、符号無しの両方の１６ビット
×１６ビット乗算を実行する。乗算回路ＭＡ１，ＭＡ
２，ＭＡ３，ＭＡ４には、それぞれ被乗数のデータ選択
を行う選択回路Ｓｅｌ１，Ｓｅｌ３，Ｓｅｌ５，Ｓｅｌ
７、および乗数のデータ選択を行う選択回路Ｓｅｌ２，
Ｓｅｌ４，Ｓｅｌ６，Ｓｅｌ８が付加される。連結回路
Ｃｏｎ１は、乗算回路ＭＡ３からの出力ｏｕｔ１６＿３
と、乗算回路ＭＡ４からの出力ｏｕｔ１６＿４とを連結
し、加算回路Ａｄｄ１は、この連結した値を、乗算回路
ＭＡ１からの出力ｏｕｔ１６＿１を所定ビットシフトし
たデータおよび乗算回路ＭＡ２からの出力ｏｕｔ１６＿
２を所定ビットシフトしたデータと加算して出力する。
列に行うと共に、ｍビット×ｎビットの乗算をも行う乗
算回路を提供する。 【解決手段】 乗算回路ＭＡ１，ＭＡ２，ＭＡ３，ＭＡ
４は、それぞれ符号付き、符号無しの両方の１６ビット
×１６ビット乗算を実行する。乗算回路ＭＡ１，ＭＡ
２，ＭＡ３，ＭＡ４には、それぞれ被乗数のデータ選択
を行う選択回路Ｓｅｌ１，Ｓｅｌ３，Ｓｅｌ５，Ｓｅｌ
７、および乗数のデータ選択を行う選択回路Ｓｅｌ２，
Ｓｅｌ４，Ｓｅｌ６，Ｓｅｌ８が付加される。連結回路
Ｃｏｎ１は、乗算回路ＭＡ３からの出力ｏｕｔ１６＿３
と、乗算回路ＭＡ４からの出力ｏｕｔ１６＿４とを連結
し、加算回路Ａｄｄ１は、この連結した値を、乗算回路
ＭＡ１からの出力ｏｕｔ１６＿１を所定ビットシフトし
たデータおよび乗算回路ＭＡ２からの出力ｏｕｔ１６＿
２を所定ビットシフトしたデータと加算して出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、データ処理プロセ
ッサやマイクロプロセッサなどの演算回路として使用さ
れる乗算回路に関する。
ッサやマイクロプロセッサなどの演算回路として使用さ
れる乗算回路に関する。
【０００２】
【従来の技術】近年、オーディオデータや画像データな
どを対象としたマルチメディア処理において、プロセッ
サのデータビット幅（例えば３２ビットなど）に比べ、
小さいビット幅（例えば１６ビットなど）で多数組の乗
算処理を行うことが要求される。しかし、乗算の高速化
には限度があるため、多数組の乗算を行うためには、ビ
ット幅が小さいことを利用して、並列に複数の乗算（例
えば４並列など）を行う。もちろん、通常のビット幅
（例えば３２ビットなど）での乗算も処理できなければ
ならない。
どを対象としたマルチメディア処理において、プロセッ
サのデータビット幅（例えば３２ビットなど）に比べ、
小さいビット幅（例えば１６ビットなど）で多数組の乗
算処理を行うことが要求される。しかし、乗算の高速化
には限度があるため、多数組の乗算を行うためには、ビ
ット幅が小さいことを利用して、並列に複数の乗算（例
えば４並列など）を行う。もちろん、通常のビット幅
（例えば３２ビットなど）での乗算も処理できなければ
ならない。
【０００３】図６は、３２ビット×３２ビットの乗算機
能と、１６ビット×１６ビットの乗算を４組並列に行う
機能を全て装備した回路例を示す。３２ビット×３２ビ
ットの乗算を行う際は、３２ビット×３２ビット乗算器
５１が働き、１６ビット×１６ビットの乗算を４組行う
際は、１６ビット×１６ビット乗算器５２ａ，５２ｂ，
５２ｃ，５２ｄが四つ同時に働く。
能と、１６ビット×１６ビットの乗算を４組並列に行う
機能を全て装備した回路例を示す。３２ビット×３２ビ
ットの乗算を行う際は、３２ビット×３２ビット乗算器
５１が働き、１６ビット×１６ビットの乗算を４組行う
際は、１６ビット×１６ビット乗算器５２ａ，５２ｂ，
５２ｃ，５２ｄが四つ同時に働く。
【０００４】しかし、回路の占有面積が問題となる場合
には、上記のように全ての回路を装備することができな
いため、３２ビット×３２ビット乗算器のみを用いて乗
算を行う。
には、上記のように全ての回路を装備することができな
いため、３２ビット×３２ビット乗算器のみを用いて乗
算を行う。
【０００５】図７は、３２ビット×３２ビット乗算器の
みを用いて、１６ビット×１６ビット乗算と３２ビット
×３２ビット乗算とを行う回路例を示す。１６ビット×
１６ビットの乗算を行う際は、３２ビット×３２ビット
乗算器を６１ａ，６１ｂ，６１ｃ，６１ｄの４ブロック
に分割し、データの伝播が重ならない乗算ブロック６１
ａと乗算ブロック６１ｄとを２回用いて乗算を行う。ま
た、３２ビット×３２ビットの乗算を行う際は、通常の
３２ビット×３２ビット乗算器として扱う。乗算ブロッ
ク６１ｃおよび乗算ブロック６１ｄの出力が、３２ビッ
ト×３２ビット乗算の場合および１６ビット×１６ビッ
ト乗算の場合、共に乗算結果の出力となる。なお、１６
ビット×１６ビット乗算を行う際には、乗算ブロック６
１ａと乗算ブロック６１ｄとの間で、データの干渉がお
こらないようにキャリーの伝播を切る機能が必要であ
る。
みを用いて、１６ビット×１６ビット乗算と３２ビット
×３２ビット乗算とを行う回路例を示す。１６ビット×
１６ビットの乗算を行う際は、３２ビット×３２ビット
乗算器を６１ａ，６１ｂ，６１ｃ，６１ｄの４ブロック
に分割し、データの伝播が重ならない乗算ブロック６１
ａと乗算ブロック６１ｄとを２回用いて乗算を行う。ま
た、３２ビット×３２ビットの乗算を行う際は、通常の
３２ビット×３２ビット乗算器として扱う。乗算ブロッ
ク６１ｃおよび乗算ブロック６１ｄの出力が、３２ビッ
ト×３２ビット乗算の場合および１６ビット×１６ビッ
ト乗算の場合、共に乗算結果の出力となる。なお、１６
ビット×１６ビット乗算を行う際には、乗算ブロック６
１ａと乗算ブロック６１ｄとの間で、データの干渉がお
こらないようにキャリーの伝播を切る機能が必要であ
る。
【０００６】ここで以下の説明において、ａ（被乗数）
×ｂ（乗数）として、ｍビットデータは０を下位側、
（ｍ−１）を上位側として＜（ｍ−１）：０＞と表す。
３２ビット×３２ビット演算を行う際の、２の補数表現
された入力データの被乗数をｘ＜３１：０＞、乗数をｙ
＜３１：０＞と表す。また、４組の１６ビット×１６ビ
ット演算を行う際の、２の補数表現された入力データの
被乗数をａ１＜１５：０＞，ａ２＜１５：０＞，ａ３＜
１５：０＞，ａ４＜１５：０＞とし、それぞれに対応す
る乗数をｂ１＜１５：０＞，ｂ２＜１５：０＞，ｂ３＜
１５：０＞，ｂ４＜１５：０＞とする。
×ｂ（乗数）として、ｍビットデータは０を下位側、
（ｍ−１）を上位側として＜（ｍ−１）：０＞と表す。
３２ビット×３２ビット演算を行う際の、２の補数表現
された入力データの被乗数をｘ＜３１：０＞、乗数をｙ
＜３１：０＞と表す。また、４組の１６ビット×１６ビ
ット演算を行う際の、２の補数表現された入力データの
被乗数をａ１＜１５：０＞，ａ２＜１５：０＞，ａ３＜
１５：０＞，ａ４＜１５：０＞とし、それぞれに対応す
る乗数をｂ１＜１５：０＞，ｂ２＜１５：０＞，ｂ３＜
１５：０＞，ｂ４＜１５：０＞とする。
【０００７】各乗算ブロック６１ａ，６１ｂ，６１ｃ，
６１ｄごとに、データ入力の前段に被乗数のデータ選択
を行う選択回路Ｓｅｌ１，Ｓｅｌ３，Ｓｅｌ５，Ｓｅｌ
７、および乗数のデータ選択を行う選択回路Ｓｅｌ２，
Ｓｅｌ４，Ｓｅｌ６，Ｓｅｌ８をそれぞれ付加し、４並
列の１６ビット×１６ビット乗算に対応する。
６１ｄごとに、データ入力の前段に被乗数のデータ選択
を行う選択回路Ｓｅｌ１，Ｓｅｌ３，Ｓｅｌ５，Ｓｅｌ
７、および乗数のデータ選択を行う選択回路Ｓｅｌ２，
Ｓｅｌ４，Ｓｅｌ６，Ｓｅｌ８をそれぞれ付加し、４並
列の１６ビット×１６ビット乗算に対応する。
【０００８】選択回路Ｓｅｌ１には、３２ビット乗算の
下位１６ビット被乗数データｘ＜１５：０＞と、４並列
１６ビット乗算の被乗数データａ１＜１５：０＞，ａ３
＜１５：０＞とが入力され、選択回路Ｓｅｌ２には、３
２ビット乗算の下位１６ビット乗数データｙ＜１５：０
＞と、４並列１６ビット乗算の乗数データｂ１＜１５：
０＞，ｂ３＜１５：０＞とが入力される。同様に、選択
回路Ｓｅｌ３には、３２ビット乗算の上位１６ビット被
乗数データｘ＜３１：１６＞と０とが入力され、選択回
路Ｓｅｌ４には、ｙ＜１５：０＞と０とが入力される。
選択回路Ｓｅｌ５には、データｘ＜１５：０＞と０とが
入力され、選択回路Ｓｅｌ６には、３２ビット乗算の上
位１６ビット乗数データｙ＜３１：１６＞と、０とが入
力される。選択回路Ｓｅｌ７には、データｘ＜３１：１
６＞と、４並列１６ビット乗算の被乗数データａ２＜１
５：０＞，ａ４＜１５：０＞とが入力され、選択回路Ｓ
ｅｌ８には、データｙ＜３１：１６＞と、４並列１６ビ
ット乗算の乗数データｂ２＜１５：０＞，ｂ４＜１５：
０＞とが入力される。
下位１６ビット被乗数データｘ＜１５：０＞と、４並列
１６ビット乗算の被乗数データａ１＜１５：０＞，ａ３
＜１５：０＞とが入力され、選択回路Ｓｅｌ２には、３
２ビット乗算の下位１６ビット乗数データｙ＜１５：０
＞と、４並列１６ビット乗算の乗数データｂ１＜１５：
０＞，ｂ３＜１５：０＞とが入力される。同様に、選択
回路Ｓｅｌ３には、３２ビット乗算の上位１６ビット被
乗数データｘ＜３１：１６＞と０とが入力され、選択回
路Ｓｅｌ４には、ｙ＜１５：０＞と０とが入力される。
選択回路Ｓｅｌ５には、データｘ＜１５：０＞と０とが
入力され、選択回路Ｓｅｌ６には、３２ビット乗算の上
位１６ビット乗数データｙ＜３１：１６＞と、０とが入
力される。選択回路Ｓｅｌ７には、データｘ＜３１：１
６＞と、４並列１６ビット乗算の被乗数データａ２＜１
５：０＞，ａ４＜１５：０＞とが入力され、選択回路Ｓ
ｅｌ８には、データｙ＜３１：１６＞と、４並列１６ビ
ット乗算の乗数データｂ２＜１５：０＞，ｂ４＜１５：
０＞とが入力される。
【０００９】次に上記乗算器の動作を説明する。３２ビ
ット×３２ビット乗算の場合には、乗算ブロック６１ａ
は、選択回路Ｓｅｌ１によって被乗数データｘ＜１５：
０＞、選択回路Ｓｅｌ２によって乗数データｙ＜１５：
０＞が選択される。同様に、乗算ブロック６１ｂは、選
択回路Ｓｅｌ３によって被乗数データｘ＜３１：１６
＞、選択回路Ｓｅｌ４にによって乗数データｙ＜１５：
０＞が選択される。乗算ブロック６１ｃは、選択回路Ｓ
ｅｌ５によって被乗数データｘ＜１５：０＞、選択回路
Ｓｅｌ６にによって乗数データｙ＜３１：１６＞が選択
される。乗算ブロック６１ｄは、選択回路Ｓｅｌ７によ
って被乗数データｘ＜３１：１６＞、選択回路Ｓｅｌ８
にによって乗数データｙ＜３１：１６＞が選択される。
そして通常通り、入力データから部分積を生成し、部分
積の累積加算を行えば、３２ビット×３２ビット乗算結
果が得られる。
ット×３２ビット乗算の場合には、乗算ブロック６１ａ
は、選択回路Ｓｅｌ１によって被乗数データｘ＜１５：
０＞、選択回路Ｓｅｌ２によって乗数データｙ＜１５：
０＞が選択される。同様に、乗算ブロック６１ｂは、選
択回路Ｓｅｌ３によって被乗数データｘ＜３１：１６
＞、選択回路Ｓｅｌ４にによって乗数データｙ＜１５：
０＞が選択される。乗算ブロック６１ｃは、選択回路Ｓ
ｅｌ５によって被乗数データｘ＜１５：０＞、選択回路
Ｓｅｌ６にによって乗数データｙ＜３１：１６＞が選択
される。乗算ブロック６１ｄは、選択回路Ｓｅｌ７によ
って被乗数データｘ＜３１：１６＞、選択回路Ｓｅｌ８
にによって乗数データｙ＜３１：１６＞が選択される。
そして通常通り、入力データから部分積を生成し、部分
積の累積加算を行えば、３２ビット×３２ビット乗算結
果が得られる。
【００１０】１６ビット×１６ビット乗算の場合には、
以下の順で演算する。演算すべき４組の１６ビット×１
６ビットデータを、被乗数、乗数の順に、第１組：ａ１
＜１５：０＞，ｂ１＜１５：０＞、第２組：ａ２＜１
５：０＞，ｂ２＜１５：０＞、第３組：ａ３＜１５：０
＞，ｂ３＜１５：０＞、第４組：ａ４＜１５：０＞，ｂ
４＜１５：０＞とする。最初の演算サイクルで第１組、
第２組、次の演算サイクルで第３組、第４組の乗算を実
行する。
以下の順で演算する。演算すべき４組の１６ビット×１
６ビットデータを、被乗数、乗数の順に、第１組：ａ１
＜１５：０＞，ｂ１＜１５：０＞、第２組：ａ２＜１
５：０＞，ｂ２＜１５：０＞、第３組：ａ３＜１５：０
＞，ｂ３＜１５：０＞、第４組：ａ４＜１５：０＞，ｂ
４＜１５：０＞とする。最初の演算サイクルで第１組、
第２組、次の演算サイクルで第３組、第４組の乗算を実
行する。
【００１１】まず、最初の演算サイクルでは、乗算ブロ
ック６１ａには、被乗数ａ１＜１５：０＞、乗数ｂ１＜
１５：０＞が入力されるように選択回路Ｓｅｌ１，Ｓｅ
ｌ２にて入力データを選択する。また乗算ブロック６１
ｄには、被乗数ａ２＜１５：０＞、乗数ｂ２＜１５：０
＞が入力されるように選択回路Ｓｅｌ７，Ｓｅｌ８にて
入力データを選択する。また乗算ブロック６１ｂ，乗算
ブロック６１ｃは、累積加算時に余分なデータの伝播を
避けるために、被乗数、乗数共に、選択回路Ｓｅｌ３，
Ｓｅｌ５および選択回路Ｓｅｌ４，Ｓｅｌ６にて入力デ
ータ０を選択する。この状態で、３２ビット×３２ビッ
トの乗算を行うと、出力６４ビットのうち、上位３２ビ
ットに第２組：ａ２×ｂ２の乗算結果が、下位３２ビッ
トに第１組：ａ１×ｂ１の乗算結果が出力される。
ック６１ａには、被乗数ａ１＜１５：０＞、乗数ｂ１＜
１５：０＞が入力されるように選択回路Ｓｅｌ１，Ｓｅ
ｌ２にて入力データを選択する。また乗算ブロック６１
ｄには、被乗数ａ２＜１５：０＞、乗数ｂ２＜１５：０
＞が入力されるように選択回路Ｓｅｌ７，Ｓｅｌ８にて
入力データを選択する。また乗算ブロック６１ｂ，乗算
ブロック６１ｃは、累積加算時に余分なデータの伝播を
避けるために、被乗数、乗数共に、選択回路Ｓｅｌ３，
Ｓｅｌ５および選択回路Ｓｅｌ４，Ｓｅｌ６にて入力デ
ータ０を選択する。この状態で、３２ビット×３２ビッ
トの乗算を行うと、出力６４ビットのうち、上位３２ビ
ットに第２組：ａ２×ｂ２の乗算結果が、下位３２ビッ
トに第１組：ａ１×ｂ１の乗算結果が出力される。
【００１２】次の演算サイクルでは、同様にして第３
組：ａ３×ｂ３，第４組：ａ４×ｂ４の乗算結果を求め
る。こうして計２回の演算サイクルで４組の乗算結果が
求められる。
組：ａ３×ｂ３，第４組：ａ４×ｂ４の乗算結果を求め
る。こうして計２回の演算サイクルで４組の乗算結果が
求められる。
【００１３】
【発明が解決しようとする課題】しかしながら、上記図
６の例では、占有面積の大きい乗算器が多数存在し、し
かも命令によって必ず動作しない回路が存在し、無駄が
多い。このため面積を重視する場合には非常に大きな問
題となる。
６の例では、占有面積の大きい乗算器が多数存在し、し
かも命令によって必ず動作しない回路が存在し、無駄が
多い。このため面積を重視する場合には非常に大きな問
題となる。
【００１４】上記図７の例では、１６ビット×１６ビッ
トの乗算ブロック四つに相当する乗算ブロックを搭載し
ているにもかかわらず、４組の１６ビット×１６ビット
乗算結果を得るためには、２回の演算サイクルを要す
る。すなわち、本従来例では、１６ビット×１６ビット
の乗算の性能から考えると、２倍もの回路面積を占有し
ているということになる。
トの乗算ブロック四つに相当する乗算ブロックを搭載し
ているにもかかわらず、４組の１６ビット×１６ビット
乗算結果を得るためには、２回の演算サイクルを要す
る。すなわち、本従来例では、１６ビット×１６ビット
の乗算の性能から考えると、２倍もの回路面積を占有し
ているということになる。
【００１５】本発明は、回路面積を増大すること無く、
かつ回路の機能を有効に利用して演算時間も増加させる
こと無く、ｍ（ｍは偶数の自然数）／２ビット×ｎ（ｎ
は偶数の自然数）／２ビットの乗算を４組並列に行うと
共に、ｍビット×ｎビットの乗算をも行う乗算回路を提
供することを目的とする。
かつ回路の機能を有効に利用して演算時間も増加させる
こと無く、ｍ（ｍは偶数の自然数）／２ビット×ｎ（ｎ
は偶数の自然数）／２ビットの乗算を４組並列に行うと
共に、ｍビット×ｎビットの乗算をも行う乗算回路を提
供することを目的とする。
【００１６】
【課題を解決するための手段】上述の課題を解決するた
め、本発明の請求項１に記載の乗算回路は、ｍ／２ビッ
ト×ｎ／２ビットの乗算を行う四つの乗算回路と、これ
らの各乗算回路の被乗数入力側に接続され、複数の被乗
数から一つを選択する四つの被乗数選択回路と、前記各
乗算回路の乗数入力側に接続され、複数の乗数から一つ
を選択する四つの乗数選択回路と、前記各乗算回路から
の四つの出力データのうち、二つの出力データを連結す
る連結回路と、この連結回路によって連結されたデータ
と、前記四つの出力データのうちの他の二つの出力デー
タとを所定のビット位置にあわせて加算する加算回路と
を備え、四組のｍ／２ビット×ｎ／２ビットの乗算を行
う際には、前記各被乗数選択回路が各々のｍ／２ビット
の被乗数を選択し、前記各乗数選択回路が対応する各々
のｎ／２ビットの乗数を選択して前記各乗算回路に入力
して４組の乗算を並列に行い、ｍビット×ｎビットの乗
算を行う際には、前記各被乗数選択回路がｍビットのう
ち上位または下位のｍ／２ビットの被乗数を選択し、前
記各乗数選択回路がｎビットのうち上位または下位のｎ
／２ビットの乗数を選択して前記各乗算回路に入力し、
これら各乗算回路の四つの乗算結果のうち、（ｍビット
のうち下位ｍ／２ビット）×（ｎビットのうち下位ｎ／
２ビット）および（ｍビットのうち上位ｍ／２ビット）
×（ｎビットのうち上位ｎ／２ビット）の乗算結果を前
記連結回路にて連結し、この連結された乗算結果と、他
の二つの乗算結果とを前記加算回路にてそれぞれ所定の
ビット位置にあわせて加算することを特徴とする構成を
有する。
め、本発明の請求項１に記載の乗算回路は、ｍ／２ビッ
ト×ｎ／２ビットの乗算を行う四つの乗算回路と、これ
らの各乗算回路の被乗数入力側に接続され、複数の被乗
数から一つを選択する四つの被乗数選択回路と、前記各
乗算回路の乗数入力側に接続され、複数の乗数から一つ
を選択する四つの乗数選択回路と、前記各乗算回路から
の四つの出力データのうち、二つの出力データを連結す
る連結回路と、この連結回路によって連結されたデータ
と、前記四つの出力データのうちの他の二つの出力デー
タとを所定のビット位置にあわせて加算する加算回路と
を備え、四組のｍ／２ビット×ｎ／２ビットの乗算を行
う際には、前記各被乗数選択回路が各々のｍ／２ビット
の被乗数を選択し、前記各乗数選択回路が対応する各々
のｎ／２ビットの乗数を選択して前記各乗算回路に入力
して４組の乗算を並列に行い、ｍビット×ｎビットの乗
算を行う際には、前記各被乗数選択回路がｍビットのう
ち上位または下位のｍ／２ビットの被乗数を選択し、前
記各乗数選択回路がｎビットのうち上位または下位のｎ
／２ビットの乗数を選択して前記各乗算回路に入力し、
これら各乗算回路の四つの乗算結果のうち、（ｍビット
のうち下位ｍ／２ビット）×（ｎビットのうち下位ｎ／
２ビット）および（ｍビットのうち上位ｍ／２ビット）
×（ｎビットのうち上位ｎ／２ビット）の乗算結果を前
記連結回路にて連結し、この連結された乗算結果と、他
の二つの乗算結果とを前記加算回路にてそれぞれ所定の
ビット位置にあわせて加算することを特徴とする構成を
有する。
【００１７】上記の構成によって、本発明の請求項１に
記載の乗算回路は、四つの乗算回路からの乗算結果のう
ち二つの結果を連結して用いることによって、加算すべ
きデータを三つに削減することができ、四組のｍ／２ビ
ット×ｎ／２ビット乗算とｍビット×ｎビット乗算とを
行えるようしても、処理時間の増大を小さく抑えること
ができ、ｍ／２ビット×ｎ／２ビット乗算回路およびｍ
ビット×ｎビット乗算回路の両方を搭載する必要が無
い。
記載の乗算回路は、四つの乗算回路からの乗算結果のう
ち二つの結果を連結して用いることによって、加算すべ
きデータを三つに削減することができ、四組のｍ／２ビ
ット×ｎ／２ビット乗算とｍビット×ｎビット乗算とを
行えるようしても、処理時間の増大を小さく抑えること
ができ、ｍ／２ビット×ｎ／２ビット乗算回路およびｍ
ビット×ｎビット乗算回路の両方を搭載する必要が無
い。
【００１８】本発明の請求項２に記載の乗算回路は、ｍ
／２ビット×ｎ／２ビットの乗算を行う二つの乗算回路
と、これらの各乗算回路の被乗数入力側に接続され、複
数の被乗数から一つを選択する二つの被乗数選択回路
と、前記各乗算回路の乗数入力側に接続され、複数の乗
数から一つを選択する二つの乗数選択回路と、前記各乗
算回路からの二つの出力データを連結する連結回路と、
前記各乗算回路に対応して、それぞれの出力データを保
持する第１および第２の出力保持回路と、これら第１お
よび第２の出力保持回路からの二つの出力データを加算
する第１の加算回路と、この第１の加算回路からの出力
データと、前記連結回路によって連結されたデータとを
所定のビット位置にあわせて加算する第２の加算回路と
を備え、四組のｍ／２ビット×ｎ／２ビットの乗算を行
う際には、前記各被乗数選択回路が２組のｍ／２ビット
の被乗数を選択し、前記各乗数選択回路が各被乗数に対
応するｎ／２ビットの乗数を選択して、前記各乗算回路
に入力して２組の乗算を並列に行い、それら二つの出力
データを前記第１および第２の出力保持回路にて保持
し、さらに、再度、前記各被乗数選択回路が残りの２組
のｍ／２ビットの被乗数をそれぞれ選択し、前記各乗数
選択回路が各被乗数に対応する残りのｎ／２ビットの乗
数を選択して、前記各乗算回路に入力して残りの２組の
乗算を並列に行い、ｍビット×ｎビットの乗算を行う際
には、一方の乗算回路に接続される被乗数選択回路がｍ
ビットのうち上位ｍ／２ビットの被乗数を選択し、対応
する乗数選択回路がｎビットのうち下位ｎ／２ビットの
乗数を選択して、他方の乗算回路に接続される被乗数選
択回路がｍビットのうち下位ｍ／２ビットの被乗数を選
択し、対応する乗数選択回路がｎビットのうち上位ｎ／
２ビットの乗数を選択して、前記各乗算回路に入力して
（ｍビットのうち上位ｍ／２ビット）×（ｎビットのう
ち下位ｎ／２ビット）および（ｍビットのうち下位ｍ／
２ビット）×（ｎビットのうち上位ｎ／２ビット）の２
組の乗算を並列に行い、それら二つの出力データを前記
第１および第２の出力保持回路にて保持し、さらに、再
度、一方の乗算回路に接続される被乗数選択回路がｍビ
ットのうち下位ｍ／２ビットの被乗数を選択し、対応す
る乗数選択回路がｎビットのうち下位ｎ／２ビットの乗
数を選択して、他方の乗算回路に接続される被乗数選択
回路がｍビットのうち上位ｍ／２ビットの被乗数を選択
し、対応する乗数選択回路がｎビットのうち上位ｎ／２
ビットの乗数を選択して、前記各乗算回路に入力して
（ｍビットのうち下位ｍ／２ビット）×（ｎビットのう
ち下位ｎ／２ビット）および（ｍビットのうち上位ｍ／
２ビット）×（ｎビットのうち上位ｎ／２ビット）の２
組の乗算を並列に行い、それら二つの乗算結果を前記連
結回路にて連結すると共に、前記第１および第２の出力
保持回路に保持されている２組の出力データを前記第１
の加算回路にて加算し、この第１の加算回路の加算結果
と前記連結回路にて連結されたデータとを、前記第２の
加算回路にて所定のビット位置にあわせて加算すること
を特徴とする。
／２ビット×ｎ／２ビットの乗算を行う二つの乗算回路
と、これらの各乗算回路の被乗数入力側に接続され、複
数の被乗数から一つを選択する二つの被乗数選択回路
と、前記各乗算回路の乗数入力側に接続され、複数の乗
数から一つを選択する二つの乗数選択回路と、前記各乗
算回路からの二つの出力データを連結する連結回路と、
前記各乗算回路に対応して、それぞれの出力データを保
持する第１および第２の出力保持回路と、これら第１お
よび第２の出力保持回路からの二つの出力データを加算
する第１の加算回路と、この第１の加算回路からの出力
データと、前記連結回路によって連結されたデータとを
所定のビット位置にあわせて加算する第２の加算回路と
を備え、四組のｍ／２ビット×ｎ／２ビットの乗算を行
う際には、前記各被乗数選択回路が２組のｍ／２ビット
の被乗数を選択し、前記各乗数選択回路が各被乗数に対
応するｎ／２ビットの乗数を選択して、前記各乗算回路
に入力して２組の乗算を並列に行い、それら二つの出力
データを前記第１および第２の出力保持回路にて保持
し、さらに、再度、前記各被乗数選択回路が残りの２組
のｍ／２ビットの被乗数をそれぞれ選択し、前記各乗数
選択回路が各被乗数に対応する残りのｎ／２ビットの乗
数を選択して、前記各乗算回路に入力して残りの２組の
乗算を並列に行い、ｍビット×ｎビットの乗算を行う際
には、一方の乗算回路に接続される被乗数選択回路がｍ
ビットのうち上位ｍ／２ビットの被乗数を選択し、対応
する乗数選択回路がｎビットのうち下位ｎ／２ビットの
乗数を選択して、他方の乗算回路に接続される被乗数選
択回路がｍビットのうち下位ｍ／２ビットの被乗数を選
択し、対応する乗数選択回路がｎビットのうち上位ｎ／
２ビットの乗数を選択して、前記各乗算回路に入力して
（ｍビットのうち上位ｍ／２ビット）×（ｎビットのう
ち下位ｎ／２ビット）および（ｍビットのうち下位ｍ／
２ビット）×（ｎビットのうち上位ｎ／２ビット）の２
組の乗算を並列に行い、それら二つの出力データを前記
第１および第２の出力保持回路にて保持し、さらに、再
度、一方の乗算回路に接続される被乗数選択回路がｍビ
ットのうち下位ｍ／２ビットの被乗数を選択し、対応す
る乗数選択回路がｎビットのうち下位ｎ／２ビットの乗
数を選択して、他方の乗算回路に接続される被乗数選択
回路がｍビットのうち上位ｍ／２ビットの被乗数を選択
し、対応する乗数選択回路がｎビットのうち上位ｎ／２
ビットの乗数を選択して、前記各乗算回路に入力して
（ｍビットのうち下位ｍ／２ビット）×（ｎビットのう
ち下位ｎ／２ビット）および（ｍビットのうち上位ｍ／
２ビット）×（ｎビットのうち上位ｎ／２ビット）の２
組の乗算を並列に行い、それら二つの乗算結果を前記連
結回路にて連結すると共に、前記第１および第２の出力
保持回路に保持されている２組の出力データを前記第１
の加算回路にて加算し、この第１の加算回路の加算結果
と前記連結回路にて連結されたデータとを、前記第２の
加算回路にて所定のビット位置にあわせて加算すること
を特徴とする。
【００１９】上記の構成によって、本発明の請求項２に
記載の乗算回路は、乗算回路を四つから二つに削減し
て、２回に分けて実行することによって、１回目に乗算
した二つの乗算結果の加算を、２回目の乗算の最中に実
行できる。
記載の乗算回路は、乗算回路を四つから二つに削減し
て、２回に分けて実行することによって、１回目に乗算
した二つの乗算結果の加算を、２回目の乗算の最中に実
行できる。
【００２０】本発明の請求項３に記載の乗算回路は、ｍ
／２ビット×ｎ／２ビットの乗算を行う二つの乗算回路
と、これらの各乗算回路の被乗数入力側に接続され、複
数の被乗数から一つを選択する二つの被乗数選択回路
と、前記各乗算回路の乗数入力側に接続され、複数の乗
数から一つを選択する二つの乗数選択回路と、前記各乗
算回路からの二つの出力データを連結する連結回路と、
前記各乗算回路に対応して、それぞれの出力データを保
持する第１および第２の出力保持回路と、二つのデータ
を加算する加算回路と、この加算回路の加算結果を保持
する加算出力保持回路と、前記加算回路への入力データ
を切換え選択する加算入力選択回路とを備え、四組のｍ
／２ビット×ｎ／２ビットの乗算を行う際には、前記各
被乗数選択回路が２組のｍ／２ビットの被乗数をそれぞ
れ選択し、前記各乗数選択回路が各被乗数に対応するｎ
／２ビットの乗数を選択して、前記各乗算回路に入力し
て２組の乗算を並列に行い、それら二つの出力データを
前記第１および第２の出力保持回路にて保持し、さら
に、再度、前記各被乗数選択回路が残りの２組のｍ／２
ビットの被乗数をそれぞれ選択し、前記各乗数選択回路
が各被乗数に対応する残りのｎ／２ビットの乗数を選択
して、前記各乗算回路に入力して残りの２組の乗算を並
列に行い、ｍビット×ｎビットの乗算を行う際には、一
方の乗算回路に接続される被乗数選択回路がｍビットの
うち上位ｍ／２ビットの被乗数を選択し、対応する乗数
選択回路がｎビットのうち下位ｎ／２ビットの乗数を選
択して、他方の乗算回路に接続される被乗数選択回路が
ｍビットのうち下位ｍ／２ビットの被乗数を選択し、対
応する乗数選択回路がｎビットのうち上位ｎ／２ビット
の乗数を選択して、前記各乗算回路に入力して（ｍビッ
トのうち上位ｍ／２ビット）×（ｎビットのうち下位ｎ
／２ビット）および（ｍビットのうち下位ｍ／２ビッ
ト）×（ｎビットのうち上位ｎ／２ビット）の２組の乗
算を並列に行い、それら二つの出力データを前記第１お
よび第２の出力保持回路にて保持し、さらに、再度、一
方の乗算回路に接続される被乗数選択回路がｍビットの
うち下位ｍ／２ビットの被乗数を選択し、対応する乗数
選択回路がｎビットのうち下位ｎ／２ビットの乗数を選
択して、他方の乗算回路に接続される被乗数選択回路が
ｍビットのうち上位ｍ／２ビットの被乗数を選択し、対
応する乗数選択回路がｎビットのうち上位ｎ／２ビット
の乗数を選択して、前記各乗算回路に入力して（ｍビッ
トのうち下位ｍ／２ビット）×（ｎビットのうち下位ｎ
／２ビット）および（ｍビットのうち上位ｍ／２ビッ
ト）×（ｎビットのうち上位ｎ／２ビット）の２組の乗
算を並列に行うと共に、前記第１および第２の出力保持
回路にて保持された加算結果を前記加算入力選択回路に
て選択して、前記加算回路にて加算し、その結果を前記
加算出力保持回路にて保持し、前記第１および第２の出
力保持回路に保持されている２組の出力データを前記連
結回路にて連結し、この連結回路にて連結されたデータ
と前記加算出力保持回路に保持された加算結果とを、前
記加算入力選択回路にて選択して、前記加算回路にて所
定のビット位置にあわせて加算することを特徴とする。
／２ビット×ｎ／２ビットの乗算を行う二つの乗算回路
と、これらの各乗算回路の被乗数入力側に接続され、複
数の被乗数から一つを選択する二つの被乗数選択回路
と、前記各乗算回路の乗数入力側に接続され、複数の乗
数から一つを選択する二つの乗数選択回路と、前記各乗
算回路からの二つの出力データを連結する連結回路と、
前記各乗算回路に対応して、それぞれの出力データを保
持する第１および第２の出力保持回路と、二つのデータ
を加算する加算回路と、この加算回路の加算結果を保持
する加算出力保持回路と、前記加算回路への入力データ
を切換え選択する加算入力選択回路とを備え、四組のｍ
／２ビット×ｎ／２ビットの乗算を行う際には、前記各
被乗数選択回路が２組のｍ／２ビットの被乗数をそれぞ
れ選択し、前記各乗数選択回路が各被乗数に対応するｎ
／２ビットの乗数を選択して、前記各乗算回路に入力し
て２組の乗算を並列に行い、それら二つの出力データを
前記第１および第２の出力保持回路にて保持し、さら
に、再度、前記各被乗数選択回路が残りの２組のｍ／２
ビットの被乗数をそれぞれ選択し、前記各乗数選択回路
が各被乗数に対応する残りのｎ／２ビットの乗数を選択
して、前記各乗算回路に入力して残りの２組の乗算を並
列に行い、ｍビット×ｎビットの乗算を行う際には、一
方の乗算回路に接続される被乗数選択回路がｍビットの
うち上位ｍ／２ビットの被乗数を選択し、対応する乗数
選択回路がｎビットのうち下位ｎ／２ビットの乗数を選
択して、他方の乗算回路に接続される被乗数選択回路が
ｍビットのうち下位ｍ／２ビットの被乗数を選択し、対
応する乗数選択回路がｎビットのうち上位ｎ／２ビット
の乗数を選択して、前記各乗算回路に入力して（ｍビッ
トのうち上位ｍ／２ビット）×（ｎビットのうち下位ｎ
／２ビット）および（ｍビットのうち下位ｍ／２ビッ
ト）×（ｎビットのうち上位ｎ／２ビット）の２組の乗
算を並列に行い、それら二つの出力データを前記第１お
よび第２の出力保持回路にて保持し、さらに、再度、一
方の乗算回路に接続される被乗数選択回路がｍビットの
うち下位ｍ／２ビットの被乗数を選択し、対応する乗数
選択回路がｎビットのうち下位ｎ／２ビットの乗数を選
択して、他方の乗算回路に接続される被乗数選択回路が
ｍビットのうち上位ｍ／２ビットの被乗数を選択し、対
応する乗数選択回路がｎビットのうち上位ｎ／２ビット
の乗数を選択して、前記各乗算回路に入力して（ｍビッ
トのうち下位ｍ／２ビット）×（ｎビットのうち下位ｎ
／２ビット）および（ｍビットのうち上位ｍ／２ビッ
ト）×（ｎビットのうち上位ｎ／２ビット）の２組の乗
算を並列に行うと共に、前記第１および第２の出力保持
回路にて保持された加算結果を前記加算入力選択回路に
て選択して、前記加算回路にて加算し、その結果を前記
加算出力保持回路にて保持し、前記第１および第２の出
力保持回路に保持されている２組の出力データを前記連
結回路にて連結し、この連結回路にて連結されたデータ
と前記加算出力保持回路に保持された加算結果とを、前
記加算入力選択回路にて選択して、前記加算回路にて所
定のビット位置にあわせて加算することを特徴とする。
【００２１】上記の構成によって、本発明の請求項３に
記載の乗算回路は、加算回路を一つに削減して、２回使
用することによって、請求項２に記載の乗算回路と比較
して面積を削減できる。
記載の乗算回路は、加算回路を一つに削減して、２回使
用することによって、請求項２に記載の乗算回路と比較
して面積を削減できる。
【００２２】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
施の形態を詳細に説明する。
【００２３】図１は、本発明の第１の実施の形態の乗算
回路のブロック図である。まず３２ビット×３２ビット
演算を行う際の、２の補数表現された入力データの被乗
数をｘ＜３１：０＞、乗数をｙ＜３１：０＞と表す。ま
た、４並列の１６ビット×１６ビット演算を行う際の、
２の補数表現された入力データの被乗数をａ１＜１５：
０＞，ａ２＜１５：０＞，ａ３＜１５：０＞，ａ４＜１
５：０＞とし、それぞれに対応する乗数をｂ１＜１５：
０＞，ｂ２＜１５：０＞，ｂ３＜１５：０＞，ｂ４＜１
５：０＞とする。
回路のブロック図である。まず３２ビット×３２ビット
演算を行う際の、２の補数表現された入力データの被乗
数をｘ＜３１：０＞、乗数をｙ＜３１：０＞と表す。ま
た、４並列の１６ビット×１６ビット演算を行う際の、
２の補数表現された入力データの被乗数をａ１＜１５：
０＞，ａ２＜１５：０＞，ａ３＜１５：０＞，ａ４＜１
５：０＞とし、それぞれに対応する乗数をｂ１＜１５：
０＞，ｂ２＜１５：０＞，ｂ３＜１５：０＞，ｂ４＜１
５：０＞とする。
【００２４】乗算回路ＭＡ１，ＭＡ２，ＭＡ３，ＭＡ４
は、それぞれ符号付き、符号無しの両方の１６ビット×
１６ビット乗算を実行する。乗算回路ＭＡ１には、デー
タ入力の前段に被乗数のデータ選択を行う選択回路Ｓｅ
ｌ１および乗数のデータ選択を行う選択回路Ｓｅｌ２が
付加されている。選択回路Ｓｅｌ１には、３２ビット乗
算の上位１６ビット被乗数データｘ＜３１：１６＞と、
４並列１６ビット乗算の被乗数データのうちａ１＜１
５：０＞とが入力され、選択回路Ｓｅｌ２には、３２ビ
ット乗算の下位１６ビット乗数データｙ＜１５：０＞
と、４並列１６ビット乗算の乗数データのうちのｂ１＜
１５：０＞とが入力される。そして乗算回路ＭＡ１は、
出力ｏｕｔ１６＿１を出力する。
は、それぞれ符号付き、符号無しの両方の１６ビット×
１６ビット乗算を実行する。乗算回路ＭＡ１には、デー
タ入力の前段に被乗数のデータ選択を行う選択回路Ｓｅ
ｌ１および乗数のデータ選択を行う選択回路Ｓｅｌ２が
付加されている。選択回路Ｓｅｌ１には、３２ビット乗
算の上位１６ビット被乗数データｘ＜３１：１６＞と、
４並列１６ビット乗算の被乗数データのうちａ１＜１
５：０＞とが入力され、選択回路Ｓｅｌ２には、３２ビ
ット乗算の下位１６ビット乗数データｙ＜１５：０＞
と、４並列１６ビット乗算の乗数データのうちのｂ１＜
１５：０＞とが入力される。そして乗算回路ＭＡ１は、
出力ｏｕｔ１６＿１を出力する。
【００２５】同様に、乗算回路ＭＡ２，ＭＡ３，ＭＡ４
には、それぞれ被乗数のデータ選択を行う選択回路Ｓｅ
ｌ３，Ｓｅｌ５，Ｓｅｌ７、および乗数のデータ選択を
行う選択回路Ｓｅｌ４，Ｓｅｌ６，Ｓｅｌ８が付加され
る。
には、それぞれ被乗数のデータ選択を行う選択回路Ｓｅ
ｌ３，Ｓｅｌ５，Ｓｅｌ７、および乗数のデータ選択を
行う選択回路Ｓｅｌ４，Ｓｅｌ６，Ｓｅｌ８が付加され
る。
【００２６】選択回路Ｓｅｌ３には、３２ビット乗算の
下位１６ビット被乗数データｘ＜１５：０＞と、４並列
１６ビット乗算の被乗数データのうちａ２＜１５：０＞
とが入力され、選択回路Ｓｅｌ４には、３２ビット乗算
の上位１６ビット乗数データｙ＜３１：１６＞と、４並
列１６ビット乗算の乗数データのうちのｂ２＜１５：０
＞とが入力される。そして乗算回路ＭＡ２は、出力ｏｕ
ｔ１６＿２を出力する。
下位１６ビット被乗数データｘ＜１５：０＞と、４並列
１６ビット乗算の被乗数データのうちａ２＜１５：０＞
とが入力され、選択回路Ｓｅｌ４には、３２ビット乗算
の上位１６ビット乗数データｙ＜３１：１６＞と、４並
列１６ビット乗算の乗数データのうちのｂ２＜１５：０
＞とが入力される。そして乗算回路ＭＡ２は、出力ｏｕ
ｔ１６＿２を出力する。
【００２７】選択回路Ｓｅｌ５には、３２ビット乗算の
下位１６ビット被乗数データｘ＜１５：０＞と、４並列
１６ビット乗算の被乗数データのうちａ３＜１５：０＞
とが入力され、選択回路Ｓｅｌ６には、３２ビット乗算
の下位１６ビット乗数データｙ＜１５：０＞と、４並列
１６ビット乗算の乗数データのうちのｂ３＜１５：０＞
とが入力される。そして乗算回路ＭＡ３は、出力ｏｕｔ
１６＿３を出力する。
下位１６ビット被乗数データｘ＜１５：０＞と、４並列
１６ビット乗算の被乗数データのうちａ３＜１５：０＞
とが入力され、選択回路Ｓｅｌ６には、３２ビット乗算
の下位１６ビット乗数データｙ＜１５：０＞と、４並列
１６ビット乗算の乗数データのうちのｂ３＜１５：０＞
とが入力される。そして乗算回路ＭＡ３は、出力ｏｕｔ
１６＿３を出力する。
【００２８】選択回路Ｓｅｌ７には、３２ビット乗算の
上位１６ビット被乗数データｘ＜３１：１６＞と、４並
列１６ビット乗算の被乗数データのうちａ４＜１５：０
＞とが入力され、選択回路Ｓｅｌ８には、３２ビット乗
算の上位１６ビット乗数データｙ＜３１：１６＞と、４
並列１６ビット乗算の乗数データのうちのｂ４＜１５：
０＞とが入力される。そして乗算回路ＭＡ４は、出力ｏ
ｕｔ１６＿４を出力する。
上位１６ビット被乗数データｘ＜３１：１６＞と、４並
列１６ビット乗算の被乗数データのうちａ４＜１５：０
＞とが入力され、選択回路Ｓｅｌ８には、３２ビット乗
算の上位１６ビット乗数データｙ＜３１：１６＞と、４
並列１６ビット乗算の乗数データのうちのｂ４＜１５：
０＞とが入力される。そして乗算回路ＭＡ４は、出力ｏ
ｕｔ１６＿４を出力する。
【００２９】連結回路Ｃｏｎ１は、乗算回路ＭＡ３から
の出力ｏｕｔ１６＿３と、乗算回路ＭＡ４からの出力ｏ
ｕｔ１６＿４とを、出力ｏｕｔ１６＿４を上位側、出力
ｏｕｔ１６＿３を下位側として連結する。加算回路Ａｄ
ｄ１は、この連結した値と、乗算回路ＭＡ１からの出力
ｏｕｔ１６＿１を＜４７：１６＞のビット位置にシフト
した値と、乗算回路ＭＡ２からの出力ｏｕｔ１６＿２を
＜４７：１６＞のビット位置にシフトした値とを加算し
て出力する。
の出力ｏｕｔ１６＿３と、乗算回路ＭＡ４からの出力ｏ
ｕｔ１６＿４とを、出力ｏｕｔ１６＿４を上位側、出力
ｏｕｔ１６＿３を下位側として連結する。加算回路Ａｄ
ｄ１は、この連結した値と、乗算回路ＭＡ１からの出力
ｏｕｔ１６＿１を＜４７：１６＞のビット位置にシフト
した値と、乗算回路ＭＡ２からの出力ｏｕｔ１６＿２を
＜４７：１６＞のビット位置にシフトした値とを加算し
て出力する。
【００３０】上記構成によって、４組の１６ビット×１
６ビット乗算を行う場合、選択回路Ｓｅｌ１にて１６ビ
ットデータａ１＜１５：０＞を選択し、同様に選択回路
Ｓｅｌ２にてｂ１、選択回路Ｓｅｌ３にてａ２、選択回
路Ｓｅｌ４にてｂ２、選択回路Ｓｅｌ５にてａ３、選択
回路Ｓｅｌ６にてｂ３、選択回路Ｓｅｌ７にてａ４、選
択回路Ｓｅｌ８にてｂ４を選択して、それぞれ乗算回路
ＭＡ１，ＭＡ２，ＭＡ３，ＭＡ４に入力する。そして各
乗算回路の出力ｏｕｔ１６＿１，ｏｕｔ１６＿２，ｏｕ
ｔ１６＿３，ｏｕｔ１６＿４が乗算結果となる。
６ビット乗算を行う場合、選択回路Ｓｅｌ１にて１６ビ
ットデータａ１＜１５：０＞を選択し、同様に選択回路
Ｓｅｌ２にてｂ１、選択回路Ｓｅｌ３にてａ２、選択回
路Ｓｅｌ４にてｂ２、選択回路Ｓｅｌ５にてａ３、選択
回路Ｓｅｌ６にてｂ３、選択回路Ｓｅｌ７にてａ４、選
択回路Ｓｅｌ８にてｂ４を選択して、それぞれ乗算回路
ＭＡ１，ＭＡ２，ＭＡ３，ＭＡ４に入力する。そして各
乗算回路の出力ｏｕｔ１６＿１，ｏｕｔ１６＿２，ｏｕ
ｔ１６＿３，ｏｕｔ１６＿４が乗算結果となる。
【００３１】次に、３２ビット×３２ビット乗算を行う
場合について説明する。まず、２の補数表示された、３
２ビットデータｘ＜３１：０＞とｙ＜３１：０＞との積
は、以下の式にて求められる。
場合について説明する。まず、２の補数表示された、３
２ビットデータｘ＜３１：０＞とｙ＜３１：０＞との積
は、以下の式にて求められる。
【００３２】まず、入力データｘ，ｙ共に最上位ビット
を符号ビットとして、 （−ｘ３１＊２３１＋ｘ３０＊２３０＋…＋ｘ１６＊２１６＋ｘ１５＊２１５ ＋…＋ｘ０＊２０）×（−ｙ３１＊２３１＋ｙ３０＊２３０＋…＋ｙ１６＊２１ ６ ＋ｙ１５＊２１５＋…＋ｙ０＊２０） ＝（−ｘ３１＊２１５＋ｘ３０＊２１４＋…＋ｘ１６＊２０）×（−ｙ３１＊２１５ ＋ｙ３０＊２１４＋…＋ｙ１６＊２０）＊２３１ ＋（−ｘ３１＊２１５＋ｘ３０＊２１４＋…＋ｘ１６＊２０）×（ｙ１５＊２１ ５ ＋ｙ１４＊２１４＋…＋ｙ０＊２０）＊２１５ ＋（ｘ１５＊２１５＋ｘ１４＊２１４＋…＋ｘ０＊２０）×（−ｙ３１＊２１５ ＋ｙ３０＊２１４＋…＋ｙ１６＊２０）＊２１５ ＋（ｘ１５＊２１５＋ｘ１４＊２１４＋…＋ｘ０＊２０）×（ｙ１５＊２１５＋ ｙ１４＊２１４＋…＋ｙ０＊２０） ＝ｘ＜３１：１６＞×ｙ＜３１：１６＞＊２３１＋ｘ＜３１：１６＞×ｙ＜１５ ：０＞＊２１５＋ｘ＜１５：０＞×ｙ＜３１：１６＞＊２１５＋ｘ＜１５：０＞ ×ｙ＜１５：０＞ ＝Ｚ１＋Ｚ２＋Ｚ３＋Ｚ４・・・（Ａ） ただし、Ｚ１＝ｘ＜１５：０＞×ｙ＜１５：０＞、Ｚ２
＝ｘ＜１５：０＞×ｙ＜３１：１６＞＊２１５、Ｚ３＝
ｘ＜３１：１６＞×ｙ＜１５：０＞＊２１５、Ｚ４＝ｘ
＜３１：１６＞×ｙ＜３１：１６＞＊２３１とする。
を符号ビットとして、 （−ｘ３１＊２３１＋ｘ３０＊２３０＋…＋ｘ１６＊２１６＋ｘ１５＊２１５ ＋…＋ｘ０＊２０）×（−ｙ３１＊２３１＋ｙ３０＊２３０＋…＋ｙ１６＊２１ ６ ＋ｙ１５＊２１５＋…＋ｙ０＊２０） ＝（−ｘ３１＊２１５＋ｘ３０＊２１４＋…＋ｘ１６＊２０）×（−ｙ３１＊２１５ ＋ｙ３０＊２１４＋…＋ｙ１６＊２０）＊２３１ ＋（−ｘ３１＊２１５＋ｘ３０＊２１４＋…＋ｘ１６＊２０）×（ｙ１５＊２１ ５ ＋ｙ１４＊２１４＋…＋ｙ０＊２０）＊２１５ ＋（ｘ１５＊２１５＋ｘ１４＊２１４＋…＋ｘ０＊２０）×（−ｙ３１＊２１５ ＋ｙ３０＊２１４＋…＋ｙ１６＊２０）＊２１５ ＋（ｘ１５＊２１５＋ｘ１４＊２１４＋…＋ｘ０＊２０）×（ｙ１５＊２１５＋ ｙ１４＊２１４＋…＋ｙ０＊２０） ＝ｘ＜３１：１６＞×ｙ＜３１：１６＞＊２３１＋ｘ＜３１：１６＞×ｙ＜１５ ：０＞＊２１５＋ｘ＜１５：０＞×ｙ＜３１：１６＞＊２１５＋ｘ＜１５：０＞ ×ｙ＜１５：０＞ ＝Ｚ１＋Ｚ２＋Ｚ３＋Ｚ４・・・（Ａ） ただし、Ｚ１＝ｘ＜１５：０＞×ｙ＜１５：０＞、Ｚ２
＝ｘ＜１５：０＞×ｙ＜３１：１６＞＊２１５、Ｚ３＝
ｘ＜３１：１６＞×ｙ＜１５：０＞＊２１５、Ｚ４＝ｘ
＜３１：１６＞×ｙ＜３１：１６＞＊２３１とする。
【００３３】以上によって、３２ビット×３２ビット乗
算：ｘ＜３１：０＞×ｙ＜３１：０＞の結果を得るため
には、部分積Ｚ１，Ｚ２，Ｚ３，Ｚ４をそれぞれ求め、
Ｚ１＋Ｚ２＋Ｚ３＋Ｚ４を実行すれば良い。
算：ｘ＜３１：０＞×ｙ＜３１：０＞の結果を得るため
には、部分積Ｚ１，Ｚ２，Ｚ３，Ｚ４をそれぞれ求め、
Ｚ１＋Ｚ２＋Ｚ３＋Ｚ４を実行すれば良い。
【００３４】図２は、部分積Ｚ１，Ｚ２，Ｚ３，Ｚ４の
出力結果のビット位置を示す。図に示されるように、Ｚ
１とＺ４とは、ビット位置が全く重ならないので、連結
して一つのデータとして扱うことが可能である。すなわ
ちＺ１とＺ４とを連結したデータをＺ１４とすれば、Ｚ
１４＋Ｚ２＋Ｚ３を計算することによって、３２ビット
×３２ビット乗算：ｘ＜３１：０＞×ｙ＜３１：０＞の
結果が得られる。
出力結果のビット位置を示す。図に示されるように、Ｚ
１とＺ４とは、ビット位置が全く重ならないので、連結
して一つのデータとして扱うことが可能である。すなわ
ちＺ１とＺ４とを連結したデータをＺ１４とすれば、Ｚ
１４＋Ｚ２＋Ｚ３を計算することによって、３２ビット
×３２ビット乗算：ｘ＜３１：０＞×ｙ＜３１：０＞の
結果が得られる。
【００３５】前述の図１の乗算回路ＭＡ１でＺ３を、Ｍ
Ａ２でＺ２を、ＭＡ３でＺ１を、ＭＡ４でＺ４を計算す
るには、選択回路Ｓｅｌ１にてデータｘ＜３１：１６＞
を選択し、同様に選択回路Ｓｅｌ２にてｙ＜１５：０＞
を、選択回路Ｓｅｌ３にてｘ＜１５：０＞を、選択回路
Ｓｅｌ４にてｙ＜３１：１６＞を、選択回路Ｓｅｌ５に
てｘ＜１５：０＞を、選択回路Ｓｅｌ６にてｙ＜１５：
０＞を、選択回路Ｓｅｌ７にてｘ＜３１：１６＞を、選
択回路Ｓｅｌ８にてｙ＜３１：１６＞を選択する。
Ａ２でＺ２を、ＭＡ３でＺ１を、ＭＡ４でＺ４を計算す
るには、選択回路Ｓｅｌ１にてデータｘ＜３１：１６＞
を選択し、同様に選択回路Ｓｅｌ２にてｙ＜１５：０＞
を、選択回路Ｓｅｌ３にてｘ＜１５：０＞を、選択回路
Ｓｅｌ４にてｙ＜３１：１６＞を、選択回路Ｓｅｌ５に
てｘ＜１５：０＞を、選択回路Ｓｅｌ６にてｙ＜１５：
０＞を、選択回路Ｓｅｌ７にてｘ＜３１：１６＞を、選
択回路Ｓｅｌ８にてｙ＜３１：１６＞を選択する。
【００３６】この時、式（Ａ）より、Ｚ１は被乗数、乗
数共に符号無しデータ、Ｚ２は被乗数が符号無しデー
タ、乗数が符号付きデータ（２の補数表示データ）、Ｚ
３は被乗数が符号付きデータ、乗数が符号無しデータ、
Ｚ４は被乗数、乗数共に符号付きデータとして扱う必要
がある。
数共に符号無しデータ、Ｚ２は被乗数が符号無しデー
タ、乗数が符号付きデータ（２の補数表示データ）、Ｚ
３は被乗数が符号付きデータ、乗数が符号無しデータ、
Ｚ４は被乗数、乗数共に符号付きデータとして扱う必要
がある。
【００３７】上記入力データに応じた乗算結果は、出力
ｏｕｔ１６＿１を所定ビット（１６ビット）シフトした
ものがＺ３、ｏｕｔ１６＿２を所定ビット（１６ビッ
ト）シフトしたものがＺ２、ｏｕｔ１６＿３がＺ１、ｏ
ｕｔ１６＿４を所定ビット（３２ビット）シフトしたも
のがＺ４に対応する。このため、連結回路Ｃｏｎ１に
て、ｏｕｔ１６＿３とｏｕｔ１６＿４とを、ｏｕｔ１６
＿４を上位側として連結し、さらに加算回路Ａｄｄ１に
て、連結した結果とｏｕｔ１６＿１を所定ビット（１６
ビット）シフトしたものおよびｏｕｔ１６＿２を所定ビ
ット（１６ビット）シフトしたものと加算することによ
って、３２ビット×３２ビットの乗算結果が得られる。
ｏｕｔ１６＿１を所定ビット（１６ビット）シフトした
ものがＺ３、ｏｕｔ１６＿２を所定ビット（１６ビッ
ト）シフトしたものがＺ２、ｏｕｔ１６＿３がＺ１、ｏ
ｕｔ１６＿４を所定ビット（３２ビット）シフトしたも
のがＺ４に対応する。このため、連結回路Ｃｏｎ１に
て、ｏｕｔ１６＿３とｏｕｔ１６＿４とを、ｏｕｔ１６
＿４を上位側として連結し、さらに加算回路Ａｄｄ１に
て、連結した結果とｏｕｔ１６＿１を所定ビット（１６
ビット）シフトしたものおよびｏｕｔ１６＿２を所定ビ
ット（１６ビット）シフトしたものと加算することによ
って、３２ビット×３２ビットの乗算結果が得られる。
【００３８】なお、上記加算回路Ａｄｄ１は、順次桁上
げ加算器(carry propagation adder) に限らず、桁上げ
保存加算器(carry save adder)を用いることも可能であ
る。
げ加算器(carry propagation adder) に限らず、桁上げ
保存加算器(carry save adder)を用いることも可能であ
る。
【００３９】図３は、本発明の第２の実施の形態の乗算
回路のブロック図である。各入力データは、第１の実施
の形態と同様である。
回路のブロック図である。各入力データは、第１の実施
の形態と同様である。
【００４０】乗算回路ＭＡ１１，ＭＡ１２は、それぞれ
符号付き、符号無しの両方の１６ビット×１６ビット乗
算を実行する。乗算回路ＭＡ１１には、データ入力の前
段に被乗数のデータ選択を行う選択回路Ｓｅｌ１１およ
び乗数のデータ選択を行う選択回路Ｓｅｌ１２が付加さ
れている。選択回路Ｓｅｌ１１には、３２ビット乗算の
被乗数データ上位１６ビットｘ＜３１：１６＞および下
位１６ビットｘ＜１５：０＞と、４並列１６ビット乗算
の被乗数データのうちａ１＜１５：０＞，ａ３＜１５：
０＞とが入力され、選択回路Ｓｅｌ１２には、３２ビッ
ト乗算の乗数データ下位１６ビットｙ＜１５：０＞と、
４並列１６ビット乗算の乗数データのうちのｂ１＜１
５：０＞，ｂ３＜１５：０＞とが入力される。そして乗
算回路ＭＡ１１は、出力ｏｕｔ１６＿１１を出力する。
符号付き、符号無しの両方の１６ビット×１６ビット乗
算を実行する。乗算回路ＭＡ１１には、データ入力の前
段に被乗数のデータ選択を行う選択回路Ｓｅｌ１１およ
び乗数のデータ選択を行う選択回路Ｓｅｌ１２が付加さ
れている。選択回路Ｓｅｌ１１には、３２ビット乗算の
被乗数データ上位１６ビットｘ＜３１：１６＞および下
位１６ビットｘ＜１５：０＞と、４並列１６ビット乗算
の被乗数データのうちａ１＜１５：０＞，ａ３＜１５：
０＞とが入力され、選択回路Ｓｅｌ１２には、３２ビッ
ト乗算の乗数データ下位１６ビットｙ＜１５：０＞と、
４並列１６ビット乗算の乗数データのうちのｂ１＜１
５：０＞，ｂ３＜１５：０＞とが入力される。そして乗
算回路ＭＡ１１は、出力ｏｕｔ１６＿１１を出力する。
【００４１】同様に、乗算回路ＭＡ１２には、被乗数の
データ選択を行う選択回路Ｓｅｌ１３および乗数のデー
タ選択を行う選択回路Ｓｅｌ１４が付加される。
データ選択を行う選択回路Ｓｅｌ１３および乗数のデー
タ選択を行う選択回路Ｓｅｌ１４が付加される。
【００４２】選択回路Ｓｅｌ１３には、３２ビット乗算
の被乗数データ上位１６ビットｘ＜３１：１６＞および
下位１６ビットｘ＜１５：０＞と、４並列１６ビット乗
算の被乗数データのうちａ２＜１５：０＞，ａ４＜１
５：０＞とが入力され、選択回路Ｓｅｌ１４には、３２
ビット乗算の乗数データ上位１６ビットｙ＜３１：１６
＞と、４並列１６ビット乗算の乗数データのうちのｂ２
＜１５：０＞，ｂ４＜１５：０＞とが入力される。そし
て乗算回路ＭＡ１２は、出力ｏｕｔ１６＿１２を出力す
る。
の被乗数データ上位１６ビットｘ＜３１：１６＞および
下位１６ビットｘ＜１５：０＞と、４並列１６ビット乗
算の被乗数データのうちａ２＜１５：０＞，ａ４＜１
５：０＞とが入力され、選択回路Ｓｅｌ１４には、３２
ビット乗算の乗数データ上位１６ビットｙ＜３１：１６
＞と、４並列１６ビット乗算の乗数データのうちのｂ２
＜１５：０＞，ｂ４＜１５：０＞とが入力される。そし
て乗算回路ＭＡ１２は、出力ｏｕｔ１６＿１２を出力す
る。
【００４３】レジスタＲｅｇ１は、乗算回路ＭＡ１１か
らの出力ｏｕｔ１６＿１１を保持し、レジスタＲｅｇ２
は、乗算回路ＭＡ１２からの出力ｏｕｔ１６＿１２を保
持する。加算回路Ａｄｄ１１は、レジスタＲｅｇ１の出
力とレジスタＲｅｇ２の出力とを加算する。
らの出力ｏｕｔ１６＿１１を保持し、レジスタＲｅｇ２
は、乗算回路ＭＡ１２からの出力ｏｕｔ１６＿１２を保
持する。加算回路Ａｄｄ１１は、レジスタＲｅｇ１の出
力とレジスタＲｅｇ２の出力とを加算する。
【００４４】また連結回路Ｃｏｎ１１は、乗算回路ＭＡ
１１からの出力ｏｕｔ１６＿１１と、乗算回路ＭＡ１２
からの出力ｏｕｔ１６＿１２とを、出力ｏｕｔ１６＿１
２を上位側、出力ｏｕｔ１６＿１１を下位側として連結
して出力ｏｕｔ１６＿ｃとする。加算回路Ａｄｄ１２
は、この連結した出力ｏｕｔ１６＿ｃと、加算回路Ａｄ
ｄ１１からの出力を＜４７：１６＞のビット位置にシフ
トしたデータとを加算して出力する。
１１からの出力ｏｕｔ１６＿１１と、乗算回路ＭＡ１２
からの出力ｏｕｔ１６＿１２とを、出力ｏｕｔ１６＿１
２を上位側、出力ｏｕｔ１６＿１１を下位側として連結
して出力ｏｕｔ１６＿ｃとする。加算回路Ａｄｄ１２
は、この連結した出力ｏｕｔ１６＿ｃと、加算回路Ａｄ
ｄ１１からの出力を＜４７：１６＞のビット位置にシフ
トしたデータとを加算して出力する。
【００４５】上記構成によって、４組の１６ビット×１
６ビット乗算を行う場合、２サイクルタイムを要して、
以下の動作を行う。
６ビット乗算を行う場合、２サイクルタイムを要して、
以下の動作を行う。
【００４６】第１サイクル：選択回路Ｓｅｌ１１にて１
６ビット乗算の被乗数データａ１＜１５：０＞を選択
し、同様に選択回路Ｓｅｌ１２にて１６ビット乗算の乗
数データｂ１＜１５：０＞を、選択回路Ｓｅｌ１３にて
１６ビット乗算の被乗数データａ２＜１５：０＞を、選
択回路Ｓｅｌ１４にて１６ビット乗算の乗数データｂ２
＜１５：０＞を選択する。
６ビット乗算の被乗数データａ１＜１５：０＞を選択
し、同様に選択回路Ｓｅｌ１２にて１６ビット乗算の乗
数データｂ１＜１５：０＞を、選択回路Ｓｅｌ１３にて
１６ビット乗算の被乗数データａ２＜１５：０＞を、選
択回路Ｓｅｌ１４にて１６ビット乗算の乗数データｂ２
＜１５：０＞を選択する。
【００４７】乗算回路ＭＡ１１，ＭＡ１２は、それぞれ
入力されたデータを乗算して、その結果を出力ｏｕｔ１
６＿１１，ｏｕｔ１６＿１２に出力し、レジスタＲｅｇ
１，レジスタＲｅｇ２にて保持する。
入力されたデータを乗算して、その結果を出力ｏｕｔ１
６＿１１，ｏｕｔ１６＿１２に出力し、レジスタＲｅｇ
１，レジスタＲｅｇ２にて保持する。
【００４８】第２サイクル：選択回路Ｓｅｌ１１にて１
６ビット乗算の被乗数データａ３＜１５：０＞を選択
し、同様に選択回路Ｓｅｌ１２にて１６ビット乗算の乗
数データｂ３＜１５：０＞を、選択回路Ｓｅｌ１３にて
１６ビット乗算の被乗数データａ４＜１５：０＞を、選
択回路Ｓｅｌ１４にて１６ビット乗算の乗数データｂ４
＜１５：０＞を選択する。
６ビット乗算の被乗数データａ３＜１５：０＞を選択
し、同様に選択回路Ｓｅｌ１２にて１６ビット乗算の乗
数データｂ３＜１５：０＞を、選択回路Ｓｅｌ１３にて
１６ビット乗算の被乗数データａ４＜１５：０＞を、選
択回路Ｓｅｌ１４にて１６ビット乗算の乗数データｂ４
＜１５：０＞を選択する。
【００４９】乗算回路ＭＡ１１，ＭＡ１２は、それぞれ
入力されたデータを乗算して、その結果を出力ｏｕｔ１
６＿１１，ｏｕｔ１６＿１２に出力する。そして先にレ
ジスタＲｅｇ１，レジスタＲｅｇ２に保持されたデータ
とあわせて、計４組の１６ビット×１６ビット乗算結果
が得られる。
入力されたデータを乗算して、その結果を出力ｏｕｔ１
６＿１１，ｏｕｔ１６＿１２に出力する。そして先にレ
ジスタＲｅｇ１，レジスタＲｅｇ２に保持されたデータ
とあわせて、計４組の１６ビット×１６ビット乗算結果
が得られる。
【００５０】次に、３２ビット×３２ビット乗算を行う
場合も、４組の１６ビット×１６ビット乗算と同様に２
サイクルタイムを要する。
場合も、４組の１６ビット×１６ビット乗算と同様に２
サイクルタイムを要する。
【００５１】第１サイクル：式（Ａ）のＺ３を乗算回路
ＭＡ１１にて、Ｚ２を乗算回路ＭＡ１２にて求めるた
め、選択回路Ｓｅｌ１１にて３２ビット乗算の被乗数デ
ータ上位１６ビットｘ＜３１：１６＞を選択し、同様に
選択回路Ｓｅｌ１２にて３２ビット乗算の乗数データ下
位１６ビットｙ＜１５：０＞を、選択回路Ｓｅｌ１３に
て３２ビット乗算の被乗数データ下位１６ビットｘ＜１
５：０＞を、選択回路Ｓｅｌ１４にて３２ビット乗算の
乗数データ上位１６ビットｙ＜３１：１６＞を選択す
る。
ＭＡ１１にて、Ｚ２を乗算回路ＭＡ１２にて求めるた
め、選択回路Ｓｅｌ１１にて３２ビット乗算の被乗数デ
ータ上位１６ビットｘ＜３１：１６＞を選択し、同様に
選択回路Ｓｅｌ１２にて３２ビット乗算の乗数データ下
位１６ビットｙ＜１５：０＞を、選択回路Ｓｅｌ１３に
て３２ビット乗算の被乗数データ下位１６ビットｘ＜１
５：０＞を、選択回路Ｓｅｌ１４にて３２ビット乗算の
乗数データ上位１６ビットｙ＜３１：１６＞を選択す
る。
【００５２】乗算回路ＭＡ１１，ＭＡ１２は、それぞれ
入力されたデータを乗算して、その結果を出力ｏｕｔ１
６＿１１，ｏｕｔ１６＿１２に出力し、レジスタＲｅｇ
１，レジスタＲｅｇ２にて保持する。
入力されたデータを乗算して、その結果を出力ｏｕｔ１
６＿１１，ｏｕｔ１６＿１２に出力し、レジスタＲｅｇ
１，レジスタＲｅｇ２にて保持する。
【００５３】第２サイクル：式（Ａ）のＺ１を乗算回路
ＭＡ１１にて、Ｚ４を乗算回路ＭＡ１２にて求めるた
め、選択回路Ｓｅｌ１１にて３２ビット乗算の被乗数デ
ータ下位１６ビットｘ＜１５：０＞を選択し、同様に選
択回路Ｓｅｌ１２にて３２ビット乗算の乗数データ下位
１６ビットｙ＜１５：０＞を、選択回路Ｓｅｌ１３にて
３２ビット乗算の被乗数データ上位１６ビットｘ＜３
１：１６＞を、選択回路Ｓｅｌ１４にて３２ビット乗算
の乗数データ上位１６ビットｙ＜３１：１６＞を選択す
る。
ＭＡ１１にて、Ｚ４を乗算回路ＭＡ１２にて求めるた
め、選択回路Ｓｅｌ１１にて３２ビット乗算の被乗数デ
ータ下位１６ビットｘ＜１５：０＞を選択し、同様に選
択回路Ｓｅｌ１２にて３２ビット乗算の乗数データ下位
１６ビットｙ＜１５：０＞を、選択回路Ｓｅｌ１３にて
３２ビット乗算の被乗数データ上位１６ビットｘ＜３
１：１６＞を、選択回路Ｓｅｌ１４にて３２ビット乗算
の乗数データ上位１６ビットｙ＜３１：１６＞を選択す
る。
【００５４】乗算回路ＭＡ１１，ＭＡ１２は、それぞれ
入力されたデータを乗算して、その結果を出力ｏｕｔ１
６＿１１，ｏｕｔ１６＿１２に出力し、ｏｕｔ１６＿１
２を上位側、ｏｕｔ１６＿１１を下位側として連結し
て、この結果をｏｕｔ１６＿ｃとする。
入力されたデータを乗算して、その結果を出力ｏｕｔ１
６＿１１，ｏｕｔ１６＿１２に出力し、ｏｕｔ１６＿１
２を上位側、ｏｕｔ１６＿１１を下位側として連結し
て、この結果をｏｕｔ１６＿ｃとする。
【００５５】また第１サイクルで求められてレジスタＲ
ｅｇ１に保持されたデータと，レジスタＲｅｇ２に保持
されたデータとを、加算回路Ａｄｄ１１にて加算する。
その加算結果を＜４７：１６＞のビット位置にあわせて
シフトし、加算回路Ａｄｄ１２にてシフトした結果と連
結結果ｏｕｔ１６＿ｃとを加算して出力し、３２ビット
×３２ビット乗算結果を得る。
ｅｇ１に保持されたデータと，レジスタＲｅｇ２に保持
されたデータとを、加算回路Ａｄｄ１１にて加算する。
その加算結果を＜４７：１６＞のビット位置にあわせて
シフトし、加算回路Ａｄｄ１２にてシフトした結果と連
結結果ｏｕｔ１６＿ｃとを加算して出力し、３２ビット
×３２ビット乗算結果を得る。
【００５６】なお、本実施の形態においても加算回路Ａ
ｄｄ１１，１２は、順次桁上げ加算器に限らず、桁上げ
保存加算器を用いることも可能である。また本実施の形
態では、乗数側を固定して被乗数側を切り替えたが、被
乗数側を固定して乗数側を切り替えても同様の結果が得
られる。
ｄｄ１１，１２は、順次桁上げ加算器に限らず、桁上げ
保存加算器を用いることも可能である。また本実施の形
態では、乗数側を固定して被乗数側を切り替えたが、被
乗数側を固定して乗数側を切り替えても同様の結果が得
られる。
【００５７】図４は、本発明の第３の実施の形態の乗算
回路のブロック図である。本実施の形態は、第２の実施
の形態と比べ、各入力データおよび乗算回路、連結回
路、レジスタなどの構成は同様である。本実施の形態で
は、第２の実施の形態の加算回路Ａｄｄ１１および加算
回路Ａｄｄ１２の機能を、加算回路Ａｄｄ２１にて兼用
して実行するため、加算出力保持回路と加算入力選択回
路とを備える。
回路のブロック図である。本実施の形態は、第２の実施
の形態と比べ、各入力データおよび乗算回路、連結回
路、レジスタなどの構成は同様である。本実施の形態で
は、第２の実施の形態の加算回路Ａｄｄ１１および加算
回路Ａｄｄ１２の機能を、加算回路Ａｄｄ２１にて兼用
して実行するため、加算出力保持回路と加算入力選択回
路とを備える。
【００５８】本実施の形態で４組の１６ビット×１６ビ
ット乗算を行う場合の動作は、前述の第２の実施の形態
と同様である。
ット乗算を行う場合の動作は、前述の第２の実施の形態
と同様である。
【００５９】本実施の形態の３２ビット×３２ビット乗
算において、第１サイクルでは乗算回路ＭＡ１１，ＭＡ
１２にてＺ３，Ｚ２を求め、レジスタＲｅｇ１，レジス
タＲｅｇ２に保持する。
算において、第１サイクルでは乗算回路ＭＡ１１，ＭＡ
１２にてＺ３，Ｚ２を求め、レジスタＲｅｇ１，レジス
タＲｅｇ２に保持する。
【００６０】第２サイクルでは乗算回路ＭＡ１１，ＭＡ
１２にてＺ１，Ｚ４を求めて、レジスタＲｅｇ１，レジ
スタＲｅｇ２に保持すると共に、レジスタＲｅｇ１，レ
ジスタＲｅｇ２に保持された値を加算入力選択回路にて
選択し、加算回路Ａｄｄ２１にて加算して、その結果を
加算出力保持回路にて保持する。
１２にてＺ１，Ｚ４を求めて、レジスタＲｅｇ１，レジ
スタＲｅｇ２に保持すると共に、レジスタＲｅｇ１，レ
ジスタＲｅｇ２に保持された値を加算入力選択回路にて
選択し、加算回路Ａｄｄ２１にて加算して、その結果を
加算出力保持回路にて保持する。
【００６１】そして第３サイクルでは、レジスタＲｅｇ
１に保持されている値と、レジスタＲｅｇ２に保持され
ている値とを、連結回路Ｃｏｎ２１にてレジスタＲｅｇ
２の出力を上位、レジスタＲｅｇ１の出力を下位になる
ように連結して、この連結されたデータＺ１４と加算出
力保持回路に保持された加算結果をビット位置＜４７：
１６＞にあわせてシフトしたものとを、加算入力選択回
路にて選択して、加算回路Ａｄｄ２１にて加算する。
１に保持されている値と、レジスタＲｅｇ２に保持され
ている値とを、連結回路Ｃｏｎ２１にてレジスタＲｅｇ
２の出力を上位、レジスタＲｅｇ１の出力を下位になる
ように連結して、この連結されたデータＺ１４と加算出
力保持回路に保持された加算結果をビット位置＜４７：
１６＞にあわせてシフトしたものとを、加算入力選択回
路にて選択して、加算回路Ａｄｄ２１にて加算する。
【００６２】図５は、上記本実施の形態の乗算回路の動
作をパイプライン動作とした場合のタイムチャートであ
る。第１の乗算命令開始によって、第１サイクルでは乗
算回路ＭＡ１１，ＭＡ１２にてＺ３，Ｚ２を求める。第
２サイクルでは加算回路Ａｄｄ２１にてＺ３＋Ｚ２を求
める（その加算結果をＺａ２３とする）と共に、並列し
て乗算回路ＭＡ１１，ＭＡ１２にてＺ１，Ｚ４を求め
る。第３サイクルでは、第２の乗算命令開始によって、
乗算回路ＭＡ１１，ＭＡ１２にてＺ３，Ｚ２を求めると
共に、並列して加算回路Ａｄｄ２１にて第１の乗算命令
のＺ１４＋Ｚａ２３を求める。このように、乗算回路Ｍ
Ａ１１，ＭＡ１２にて乗算処理中に、並列して加算回路
Ａｄｄ２１にて前の演算サイクルの乗算結果を用いて加
算処理を行う。このため、連続実行時には、実質的に２
サイクルごとに３２ビット×３２ビット乗算を行うこと
ができる。
作をパイプライン動作とした場合のタイムチャートであ
る。第１の乗算命令開始によって、第１サイクルでは乗
算回路ＭＡ１１，ＭＡ１２にてＺ３，Ｚ２を求める。第
２サイクルでは加算回路Ａｄｄ２１にてＺ３＋Ｚ２を求
める（その加算結果をＺａ２３とする）と共に、並列し
て乗算回路ＭＡ１１，ＭＡ１２にてＺ１，Ｚ４を求め
る。第３サイクルでは、第２の乗算命令開始によって、
乗算回路ＭＡ１１，ＭＡ１２にてＺ３，Ｚ２を求めると
共に、並列して加算回路Ａｄｄ２１にて第１の乗算命令
のＺ１４＋Ｚａ２３を求める。このように、乗算回路Ｍ
Ａ１１，ＭＡ１２にて乗算処理中に、並列して加算回路
Ａｄｄ２１にて前の演算サイクルの乗算結果を用いて加
算処理を行う。このため、連続実行時には、実質的に２
サイクルごとに３２ビット×３２ビット乗算を行うこと
ができる。
【００６３】
【発明の効果】以上説明した通り、本発明の請求項１に
記載の乗算回路は、ｍ／２ビット×ｎ／２ビットの乗算
を行う四つの乗算回路と、複数の被乗数から一つを選択
する四つの被乗数選択回路と、複数の乗数から一つを選
択する四つの乗数選択回路と、ビット位置の重ならない
二つの乗算出力データを連結する連結回路と、連結され
たデータと、他の二つの出力データとを加算する加算回
路とを備えたので、四つの乗算回路からの乗算結果を連
結して用いることによって、加算すべきデータを三つに
削減することができ、このため四組のｍ／２ビット×ｎ
／２ビット乗算とｍビット×ｎビット乗算とを行えるよ
うしても、処理時間の増大を小さく抑えることができ、
ｍ／２ビット×ｎ／２ビット乗算回路およびｍビット×
ｎビット乗算回路の両方を搭載する必要が無いので面積
の増大もほとんどない。すなわちｍビット×ｎビット乗
算回路とほぼ同様の回路面積にて、演算時間をほとんど
増やすこと無く、四組のｍ／２ビット×ｎ／２ビット乗
算とｍビット×ｎビット乗算とを行うことができる。
記載の乗算回路は、ｍ／２ビット×ｎ／２ビットの乗算
を行う四つの乗算回路と、複数の被乗数から一つを選択
する四つの被乗数選択回路と、複数の乗数から一つを選
択する四つの乗数選択回路と、ビット位置の重ならない
二つの乗算出力データを連結する連結回路と、連結され
たデータと、他の二つの出力データとを加算する加算回
路とを備えたので、四つの乗算回路からの乗算結果を連
結して用いることによって、加算すべきデータを三つに
削減することができ、このため四組のｍ／２ビット×ｎ
／２ビット乗算とｍビット×ｎビット乗算とを行えるよ
うしても、処理時間の増大を小さく抑えることができ、
ｍ／２ビット×ｎ／２ビット乗算回路およびｍビット×
ｎビット乗算回路の両方を搭載する必要が無いので面積
の増大もほとんどない。すなわちｍビット×ｎビット乗
算回路とほぼ同様の回路面積にて、演算時間をほとんど
増やすこと無く、四組のｍ／２ビット×ｎ／２ビット乗
算とｍビット×ｎビット乗算とを行うことができる。
【００６４】本発明の請求項２に記載の乗算回路は、ｍ
／２ビット×ｎ／２ビットの乗算を行う二つの乗算回路
と、複数の被乗数から一つを選択する二つの被乗数選択
回路と、複数の乗数から一つを選択する二つの乗数選択
回路と、ビット位置の重ならない二つの乗算出力データ
を連結する連結回路と、乗算出力データを保持する第１
および第２の出力保持回路と、出力保持回路からの出力
データを加算する第１の加算回路と、加算出力データと
連結されたデータとを加算する第２の加算回路とを備え
たので、乗算回路を四つから二つに削減して、２回に分
けて実行することによって、１回目に乗算した二つの乗
算結果の加算を、２回目の乗算の最中に実行できるた
め、ｍビット×ｎビット乗算を分割して実行したことに
よる加算時間の増加分が吸収され、搭載している回路に
対して、最良の性能を発揮できる。
／２ビット×ｎ／２ビットの乗算を行う二つの乗算回路
と、複数の被乗数から一つを選択する二つの被乗数選択
回路と、複数の乗数から一つを選択する二つの乗数選択
回路と、ビット位置の重ならない二つの乗算出力データ
を連結する連結回路と、乗算出力データを保持する第１
および第２の出力保持回路と、出力保持回路からの出力
データを加算する第１の加算回路と、加算出力データと
連結されたデータとを加算する第２の加算回路とを備え
たので、乗算回路を四つから二つに削減して、２回に分
けて実行することによって、１回目に乗算した二つの乗
算結果の加算を、２回目の乗算の最中に実行できるた
め、ｍビット×ｎビット乗算を分割して実行したことに
よる加算時間の増加分が吸収され、搭載している回路に
対して、最良の性能を発揮できる。
【００６５】本発明の請求項３に記載の乗算回路は、ｍ
／２ビット×ｎ／２ビットの乗算を行う二つの乗算回路
と、複数の被乗数から一つを選択する二つの被乗数選択
回路と、複数の乗数から一つを選択する二つの乗数選択
回路と、ビット位置の重ならない二つの乗算出力データ
を連結する連結回路と、乗算出力データを保持する第１
および第２の出力保持回路と、二つのデータを加算する
加算回路と、加算結果を保持する加算出力保持回路と、
加算回路への入力データを切換え選択する加算入力選択
回路とを備えたので、加算回路を一つに削減して、２回
使用することによって、請求項２に記載の乗算回路と比
較して、面積の削減を行うことができる。処理速度が一
見低下するように見えるが、パイプライン動作を行うこ
とによって、命令を連続実行時の処理速度は、加算回路
を二つ搭載した場合と同様の処理速度が得られる。
／２ビット×ｎ／２ビットの乗算を行う二つの乗算回路
と、複数の被乗数から一つを選択する二つの被乗数選択
回路と、複数の乗数から一つを選択する二つの乗数選択
回路と、ビット位置の重ならない二つの乗算出力データ
を連結する連結回路と、乗算出力データを保持する第１
および第２の出力保持回路と、二つのデータを加算する
加算回路と、加算結果を保持する加算出力保持回路と、
加算回路への入力データを切換え選択する加算入力選択
回路とを備えたので、加算回路を一つに削減して、２回
使用することによって、請求項２に記載の乗算回路と比
較して、面積の削減を行うことができる。処理速度が一
見低下するように見えるが、パイプライン動作を行うこ
とによって、命令を連続実行時の処理速度は、加算回路
を二つ搭載した場合と同様の処理速度が得られる。
【図１】本発明の第１の実施の形態の乗算回路のブロッ
ク図である。
ク図である。
【図２】部分積Ｚ１，Ｚ２，Ｚ３，Ｚ４の出力結果のビ
ット位置を示す図である。
ット位置を示す図である。
【図３】本発明の第２の実施の形態の乗算回路のブロッ
ク図である。
ク図である。
【図４】本発明の第３の実施の形態の乗算回路のブロッ
ク図である。
ク図である。
【図５】第３の実施の形態の乗算回路のパイプライン動
作のタイムチャートである。
作のタイムチャートである。
【図６】従来の３２ビット×３２ビット乗算器と４並列
の１６ビット×１６ビット乗算器とを装備した回路例を
示す図である。
の１６ビット×１６ビット乗算器とを装備した回路例を
示す図である。
【図７】従来の３２ビット×３２ビット乗算器のみで１
６ビット×１６ビット乗算と３２ビット×３２ビット乗
算とを行う回路例を示す図である。
６ビット×１６ビット乗算と３２ビット×３２ビット乗
算とを行う回路例を示す図である。
ＭＡ１，ＭＡ２，ＭＡ３，ＭＡ４ 乗算回路 Ｓｅｌ１〜Ｓｅｌ８ 選択回路 Ａｄｄ１ 加算回路 Ｃｏｎ１ 連結回路
Claims (3)
- 【請求項１】 ｍ（ｍは偶数の自然数）／２ビット×ｎ
（ｎは偶数の自然数）／２ビットの乗算を行う四つの乗
算回路と、 これらの各乗算回路の被乗数入力側に接続され、複数の
被乗数から一つを選択する四つの被乗数選択回路と、 前記各乗算回路の乗数入力側に接続され、複数の乗数か
ら一つを選択する四つの乗数選択回路と、 前記各乗算回路からの四つの出力データのうち、二つの
出力データを連結する連結回路と、 この連結回路によって連結されたデータと、前記四つの
出力データのうちの他の二つの出力データとを所定のビ
ット位置にあわせて加算する加算回路とを備え、 四組のｍ／２ビット×ｎ／２ビットの乗算を行う際に
は、前記各被乗数選択回路が各々のｍ／２ビットの被乗
数を選択し、前記各乗数選択回路が対応する各々のｎ／
２ビットの乗数を選択して前記各乗算回路に入力して４
組の乗算を並列に行い、 ｍビット×ｎビットの乗算を行う際には、前記各被乗数
選択回路がｍビットのうち上位または下位のｍ／２ビッ
トの被乗数を選択し、前記各乗数選択回路がｎビットの
うち上位または下位のｎ／２ビットの乗数を選択して前
記各乗算回路に入力し、これら各乗算回路の四つの乗算
結果のうち、（ｍビットのうち下位ｍ／２ビット）×
（ｎビットのうち下位ｎ／２ビット）および（ｍビット
のうち上位ｍ／２ビット）×（ｎビットのうち上位ｎ／
２ビット）の乗算結果を前記連結回路にて連結し、この
連結された乗算結果と、他の二つの乗算結果とを前記加
算回路にてそれぞれ所定のビット位置にあわせて加算す
ることを特徴とする乗算回路。 - 【請求項２】 ｍ／２ビット×ｎ／２ビットの乗算を行
う二つの乗算回路と、 これらの各乗算回路の被乗数入力側に接続され、複数の
被乗数から一つを選択する二つの被乗数選択回路と、 前記各乗算回路の乗数入力側に接続され、複数の乗数か
ら一つを選択する二つの乗数選択回路と、 前記各乗算回路からの二つの出力データを連結する連結
回路と、 前記各乗算回路に対応して、それぞれの出力データを保
持する第１および第２の出力保持回路と、 これら第１および第２の出力保持回路からの二つの出力
データを加算する第１の加算回路と、 この第１の加算回路からの出力データと、前記連結回路
によって連結されたデータとを所定のビット位置にあわ
せて加算する第２の加算回路とを備え、 四組のｍ／２ビット×ｎ／２ビットの乗算を行う際に
は、前記各被乗数選択回路が２組のｍ／２ビットの被乗
数を選択し、前記各乗数選択回路が各被乗数に対応する
ｎ／２ビットの乗数を選択して、前記各乗算回路に入力
して２組の乗算を並列に行い、それら二つの出力データ
を前記第１および第２の出力保持回路にて保持し、 さらに、再度、前記各被乗数選択回路が残りの２組のｍ
／２ビットの被乗数をそれぞれ選択し、前記各乗数選択
回路が各被乗数に対応する残りのｎ／２ビットの乗数を
選択して、前記各乗算回路に入力して残りの２組の乗算
を並列に行い、 ｍビット×ｎビットの乗算を行う際には、一方の乗算回
路に接続される被乗数選択回路がｍビットのうち上位ｍ
／２ビットの被乗数を選択し、対応する乗数選択回路が
ｎビットのうち下位ｎ／２ビットの乗数を選択して、他
方の乗算回路に接続される被乗数選択回路がｍビットの
うち下位ｍ／２ビットの被乗数を選択し、対応する乗数
選択回路がｎビットのうち上位ｎ／２ビットの乗数を選
択して、前記各乗算回路に入力して（ｍビットのうち上
位ｍ／２ビット）×（ｎビットのうち下位ｎ／２ビッ
ト）および（ｍビットのうち下位ｍ／２ビット）×（ｎ
ビットのうち上位ｎ／２ビット）の２組の乗算を並列に
行い、それら二つの出力データを前記第１および第２の
出力保持回路にて保持し、 さらに、再度、一方の乗算回路に接続される被乗数選択
回路がｍビットのうち下位ｍ／２ビットの被乗数を選択
し、対応する乗数選択回路がｎビットのうち下位ｎ／２
ビットの乗数を選択して、他方の乗算回路に接続される
被乗数選択回路がｍビットのうち上位ｍ／２ビットの被
乗数を選択し、対応する乗数選択回路がｎビットのうち
上位ｎ／２ビットの乗数を選択して、前記各乗算回路に
入力して（ｍビットのうち下位ｍ／２ビット）×（ｎビ
ットのうち下位ｎ／２ビット）および（ｍビットのうち
上位ｍ／２ビット）×（ｎビットのうち上位ｎ／２ビッ
ト）の２組の乗算を並列に行い、それら二つの乗算結果
を前記連結回路にて連結すると共に、前記第１および第
２の出力保持回路に保持されている２組の出力データを
前記第１の加算回路にて加算し、 この第１の加算回路の加算結果と前記連結回路にて連結
されたデータとを、前記第２の加算回路にて所定のビッ
ト位置にあわせて加算することを特徴とする乗算回路。 - 【請求項３】 ｍ／２ビット×ｎ／２ビットの乗算を行
う二つの乗算回路と、 これらの各乗算回路の被乗数入力側に接続され、複数の
被乗数から一つを選択する二つの被乗数選択回路と、 前記各乗算回路の乗数入力側に接続され、複数の乗数か
ら一つを選択する二つの乗数選択回路と、 前記各乗算回路からの二つの出力データを連結する連結
回路と、 前記各乗算回路に対応して、それぞれの出力データを保
持する第１および第２の出力保持回路と、 二つのデータを加算する加算回路と、 この加算回路の加算結果を保持する加算出力保持回路
と、 前記加算回路への入力データを切換え選択する加算入力
選択回路とを備え、 四組のｍ／２ビット×ｎ／２ビットの乗算を行う際に
は、前記各被乗数選択回路が２組のｍ／２ビットの被乗
数をそれぞれ選択し、前記各乗数選択回路が各被乗数に
対応するｎ／２ビットの乗数を選択して、前記各乗算回
路に入力して２組の乗算を並列に行い、それら二つの出
力データを前記第１および第２の出力保持回路にて保持
し、 さらに、再度、前記各被乗数選択回路が残りの２組のｍ
／２ビットの被乗数をそれぞれ選択し、前記各乗数選択
回路が各被乗数に対応する残りのｎ／２ビットの乗数を
選択して、前記各乗算回路に入力して残りの２組の乗算
を並列に行い、 ｍビット×ｎビットの乗算を行う際には、一方の乗算回
路に接続される被乗数選択回路がｍビットのうち上位ｍ
／２ビットの被乗数を選択し、対応する乗数選択回路が
ｎビットのうち下位ｎ／２ビットの乗数を選択して、他
方の乗算回路に接続される被乗数選択回路がｍビットの
うち下位ｍ／２ビットの被乗数を選択し、対応する乗数
選択回路がｎビットのうち上位ｎ／２ビットの乗数を選
択して、前記各乗算回路に入力して（ｍビットのうち上
位ｍ／２ビット）×（ｎビットのうち下位ｎ／２ビッ
ト）および（ｍビットのうち下位ｍ／２ビット）×（ｎ
ビットのうち上位ｎ／２ビット）の２組の乗算を並列に
行い、それら二つの出力データを前記第１および第２の
出力保持回路にて保持し、 さらに、再度、一方の乗算回路に接続される被乗数選択
回路がｍビットのうち下位ｍ／２ビットの被乗数を選択
し、対応する乗数選択回路がｎビットのうち下位ｎ／２
ビットの乗数を選択して、他方の乗算回路に接続される
被乗数選択回路がｍビットのうち上位ｍ／２ビットの被
乗数を選択し、対応する乗数選択回路がｎビットのうち
上位ｎ／２ビットの乗数を選択して、前記各乗算回路に
入力して（ｍビットのうち下位ｍ／２ビット）×（ｎビ
ットのうち下位ｎ／２ビット）および（ｍビットのうち
上位ｍ／２ビット）×（ｎビットのうち上位ｎ／２ビッ
ト）の２組の乗算を並列に行うと共に、前記第１および
第２の出力保持回路にて保持された加算結果を前記加算
入力選択回路にて選択して、前記加算回路にて加算し、
その結果を前記加算出力保持回路にて保持し、 前記第１および第２の出力保持回路に保持されている２
組の出力データを前記連結回路にて連結し、 この連結回路にて連結されたデータと前記加算出力保持
回路に保持された加算結果とを、前記加算入力選択回路
にて選択して、前記加算回路にて所定のビット位置にあ
わせて加算することを特徴とする乗算回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25397097A JP3479438B2 (ja) | 1997-09-18 | 1997-09-18 | 乗算回路 |
| US09/156,674 US6286024B1 (en) | 1997-09-18 | 1998-09-18 | High-efficiency multiplier and multiplying method |
| US09/906,095 US20010044816A1 (en) | 1997-09-18 | 2001-07-17 | High-efficiency multiplier and multiplying method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25397097A JP3479438B2 (ja) | 1997-09-18 | 1997-09-18 | 乗算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1195981A true JPH1195981A (ja) | 1999-04-09 |
| JP3479438B2 JP3479438B2 (ja) | 2003-12-15 |
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ID=17258472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25397097A Expired - Fee Related JP3479438B2 (ja) | 1997-09-18 | 1997-09-18 | 乗算回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6286024B1 (ja) |
| JP (1) | JP3479438B2 (ja) |
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| WO2019189878A1 (ja) * | 2018-03-30 | 2019-10-03 | 国立研究開発法人理化学研究所 | 演算装置および演算システム |
| CN111971649A (zh) * | 2018-03-30 | 2020-11-20 | 国立研究开发法人理化学研究所 | 运算装置和运算系统 |
| JPWO2019189878A1 (ja) * | 2018-03-30 | 2021-04-08 | 国立研究開発法人理化学研究所 | 演算装置および演算システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3479438B2 (ja) | 2003-12-15 |
| US6286024B1 (en) | 2001-09-04 |
| US20010044816A1 (en) | 2001-11-22 |
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