JP2001134556A - 繰り返し型乗算器とアレイ型乗算器 - Google Patents

Abstract

(57)【要約】 【課題】 複素数の乗算及び整数の乗算が可能な乗算器
を少ないハード量で実現する。 【解決手段】 部分加算器１０，２０が行う加算によ
り、デコーダ４のデコード結果に基づき被乗数を変換し
たデータと、前の乗算サイクルで得られた加算データと
が加算され、その結果は、部分積レジスタ３２，３７に
累算されて格納される。被乗数の整数を被乗数レジスタ
１に格納し、乗数を乗数レジスタ２に格納しておけば、
乗算サイクルを繰り返すことにより、整数同士の乗算が
行われる。被乗数の複素数の実数部及び虚数部を被乗数
レジスタ１の上位側及び下位側にそれぞれ格納すると共
に、乗数の複素数を乗数レジスタ２に格納しておくこと
により、スワッパ３が被乗数の上位側と下位側とを適当
なタイミングで入れ替えるので、乗算サイクルを繰り返
すことにより、複素数同士の乗算で行われる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、汎用プロセッサ等に設
けられ、整数同士の乗算と複素数同士の乗算の両方の乗
算を行う繰り返し型乗算器及びアレイ型乗算器に関する
ものである。

【０００２】

【従来の技術】ＲＩＳＣ（Reduced Instruction Set Co
mputer）プロセッサには、ディジタル信号処理用に積和
演算機能の付いた乗算器が組み込まれている。一般に広
く使用されているＲＩＳＣプロセッサには、例えば３２
ビット×８の積和演算機能を有する乗算器が組み込まれ
ている。これらの乗算器においては、１６ビットのハー
フワード同士を乗算するのに２サイクルかかる。ところ
で、通信用の信号処理を行う等化器等では、複素数表現
した数値に対して積和演算することが多い。２つの複素
数Ａ，Ｂの乗算は、各複素数Ａ，Ｂの実数部をＡr ，Ｂ
r とすると共に虚数部をＡi 、Ｂi とすると、次の
（１）式になる。 Ａ・Ｂ＝（Ａr ＋ｊＡi ）（Ｂr ＋ｊＢi ） ＝（Ａr ・Ｂr −Ａi ・Ｂi ）＋ｊ（Ａr ・Ｂi ＋Ａi ・Ｂr ） ・・・（１） これをそのまま演算すると、実数部及び虚数部共に乗算
が２回、加算が１回それぞれ必要である。この演算をＲ
ＩＳＣプロセッサの乗算器で行うと、実数部、虚数部
共、２サイクル×２回の乗算と１回の加算が必要にな
る。よって、最低１０サイクルが必要になる。

【０００３】従来の複素数の乗算が可能な乗算器は、例
えば次の文献１，２に記載されたものがあった。 文献１：CAVANAGH著“Digital Computer Arithmetic De
sign and Implementa-tion ”（１９８４）McGraw-Hil
l 発行、P.171,181 文献２；IEEE 1996 Custum Integrated Circuits Confe
rence 、ＩＥＥＥ、Shousheng He and Mats Torkelson
著“A Complex Array MultiplierUsing Distributed Ar
aithmetic ”P.71-74

【０００４】図２は、従来の乗算器の積和演算サイクル
数を示す図である。前記文献１には、後述するブースの
アルゴリズムを用いた繰り返し型乗算器とアレイ型乗算
器が示されている。繰り返し型乗算器は、部分積を繰り
返して求めるものであり、１６ビット×１６ビットの乗
算器で１サイクルで２ビット分の処理を行うと、図２の
ように、整数１６ビットの乗算には８サイクルかかり、
実数部が８ビットで虚数部が８ビットの複素数の乗算に
は、乗算の１６サイクルと加算の２サイクルとが必要に
なる。アレイ型乗算器は、複数の部分積を同時に求める
構成になっており、同様の整数の乗算には２サイクルか
かり、複素数の乗算には乗算が４サイクルと加算が２サ
イクルかかる。一方、前記文献２の乗算器は、複素数専
用のものである。

【０００５】

【発明が解決しようとする課題】しかしながら、前記従
来の乗算器では、次のような課題があった。従来のＲＩ
ＳＣプロセッサに組み込まれた乗算器では、複素数同士
の乗算を行うときには、乗算回数が整数の場合の４倍に
なり、文献１の乗算器でも、２倍以上のサイクルが必要
となり、いずれも、パフォーマンスが悪くなる。一方、
文献２に示された乗算器は整数同士の乗算を行うことが
できないので、汎用的でないばかりでなく、ハード量が
大きくなり、ディジタル信号処理用プロセッサのＣＰＵ
に搭載される乗算器には適していない。また、複素数に
対して実数部及び虚数部を個別に計算することは、ソフ
トウエアとして極めて繁雑になる。図３（ａ），（ｂ）
は、複素数データと複素数表現を示す図である。例えば
実数部が１６ビット及び虚数部が１６ビットの複素数
を、図３（ａ）のように連続した１つのワードで処理で
きるようにすると、ソフトウエアの特にＣ言語では、図
３（ｂ）の構造体で複素数表現が可能になる。これによ
り、繁雑さが緩和できることになる。つまり、１つの複
素数を図３（ａ）のように連続したワードで処理できる
乗算器が望まれている。

【０００６】

【課題を解決するための手段】前記課題を解決するため
に、本発明のうちの第１の発明は、繰り返し型乗算器に
おいて、次のような構成にしている。即ち、整数同士の
乗算を行う整数乗算時には被乗数となる２ｎ（ｎは正の
整数）ビットの整数を格納し、複素数同士の乗算を行う
複素数乗算時には被乗数となる複素数のｎビットの実数
部を上位側に格納すると共にｎビットの虚数部を下位側
に格納する被乗数レジスタと、前記整数乗算時には乗数
の２ｎビットの整数を格納し、前記複素数乗算時には乗
数となる複素数のｎビットの実数部を上位側に格納する
と共にｎビットの虚数部を下位側に格納する乗数レジス
タと、前記乗数レジスタに格納された乗数を乗算サイク
ルごとに複数ビットずつデコードするデコーダと、前記
整数乗算時には前記被乗数レジスタに格納された前記被
乗数の上位側と下位側とをパラレルに出力し、前記複素
数乗算時において前記被乗数に前記乗数の実数部を乗算
する乗算サイクルには前記被乗数の上位側と下位側とを
パラレルに出力し、該複素数乗算時において該被乗数に
前記乗数の虚数部を乗算する乗算サイクルには該被乗数
の上位側と下位側とを入れ替えてパラレルに出力する入
れ替え手段と、前記入れ替え手段が下位側及び上位側に
出力した各データを前記デコード結果に基づきそれぞれ
変換する下位側変換手段及び上位側変換手段と、前記乗
算サイクルごとに与えられる下位側被加算データ及び上
位側被加算データと前記下位側変換手段及び上位側変換
手段によって変換された各データとを加算し、下位側部
分加算データ及び上位側部分加算データをそれぞれ求め
る下位側部分加算器及び上位側部分加算器とを備えてい
る。

【０００７】さらに、この繰り返し型乗算器には、前記
整数乗算時には前記下位側部分加算器の加算結果の桁上
がりを前記上位側部分加算器の加算に反映させ、前記複
素数乗算時には該桁上がりをマスクするマスク手段と、
前記下位側部分加算器及び上位側部分加算器がそれぞれ
出力する前記下位側部分加算データ及び上位側部分加算
データを前記乗算サイクルごとにそれぞれ桁移動させる
下位側桁移動手段及び上位側桁移動手段と、前記下位側
桁移動手段を介した前記下位側部分加算データ及び前記
上位側桁移動手段を介した前記上位側部分加算データを
前記乗算サイクルごとにそれぞれ取り込み格納内容を更
新しつつ格納する下位側部分積レジスタ部及び上位側部
分積レジスタ部と、前記下位側部分積レジスタ部に格納
された前記下位側部分加算データの一部及び前記上位側
部分積レジスタ部に格納された前記上位部分加算データ
の一部を前記乗算サイクルごとに桁をずらして読出し、
前記下位側被加算データ及び上位側被加算データをそれ
ぞれ生成する下位側シフタ及び上位側シフタと、前記複
素数乗算時の前記被乗数に前記乗数の実数部を乗算する
乗算サイクルが終了した段階で、該乗算の結果における
虚数部のデータの一部を格納する下位側補助レジスタ
と、前記複素数乗算時の前記被乗数に前記乗数の実数部
を乗算する乗算サイクルが終了した段階で、該乗算の結
果における実数部のデータの一部を格納する上位側補助
レジスタと、前記複素数乗算時の前記被乗数に前記乗数
の虚数部を乗算する乗算サイクルが終了した段階で、前
記下位側シフタで生成した前記下位側被加算データと前
記下位側補助レジスタが格納したデータとを前記下位側
部分加算器に加算させる下位側加算補助手段と、前記複
素数乗算時の前記被乗数に前記乗数の虚数部を乗算する
乗算サイクルが終了した段階で、前記上位側シフタで生
成した前記上位側被加算データと前記上位側補助レジス
タが格納したデータとを前記上位側部分加算器に加算さ
せる上位側加算補助手段とが、設けられている。

【０００８】このような構成を採用したことにより、例
えばブースのアルゴリズムを用いれば、デコーダによる
デコードと下位側変換手段及び上位側変換手段による変
換とで、被乗数に乗数の一部を乗じたデータが得られ
る。下位側部分加算器及び上位側部分加算器により、前
の乗算サイクルで得られた下位側部分加算データ及び上
位側部分加算データと下位側変換手段及び上位側変換手
段で変換されたデータとがそれぞれ加算され、新たな下
位側部分加算データ及び上位側部分加算データが得られ
る。整数乗算時には、下位側部分加算器の加算の桁上が
りが上位側部分加算器の加算に反映される。新たな下位
側部分加算データ及び上位側部分加算データが下位側レ
ジスタ部と上位側レジスタ部とに更新されつつ、格納さ
れる。よって、乗算サイクルを繰り返すことにより、整
数同士の乗算が可能になっている。一方、複素数乗算時
には、マスク手段により、下位側部分加算器の加算の桁
上がりが上位側部分加算器に対してマスクされる。これ
により、虚数部同士の加算が下位側部分加算器で行わ
れ、実数部同士の加算が上位側部分加算器で行われるよ
うになる。被乗数の実数部と虚数部の入れ替えは、入れ
替え手段で行われる。また、被乗数に乗数の実数部の乗
算を行う乗算サイクルが終了した段階で得られた下位側
部分加算データ及び上位側部分加算データは、下位側補
助レジスタ及び上位側補助レジスタに格納され、被乗数
に乗数の虚数部の乗算を行う乗算サイクルが終了した段
階で、下位側部分加算器及び上位側部分加算器によって
加算される。よって、乗算サイクルを繰り返すことによ
り、複素数同士の乗算が可能になっている。

【０００９】第２の発明では、アレイ型乗算器におい
て、次のような被乗数レジスタ、乗数レジスタ、入れ替
え手段、デコーダ、アレイ乗算部。レジスタ、入力マル
チプレクサ及び出力マルチプレクサにより、構成してい
る。前記被乗数レジスタ、乗数レジスタ及び入れ替え手
段は、第１の発明の被乗数レジスタ、乗数レジスタ及び
入れ替え手段と同様のものである。デコーダは、最初の
乗算サイクルでは前記乗数レジスタに格納された乗数の
下位側をデコードし、次の乗算サイクルでは該乗数の上
位側をデコードするものである。アレイ乗算部は、前記
入れ替え手段が下位側に出力したデータを入力すると共
に下位側被加算データを入力し、前記デコード結果に基
づき該入れ替え手段から入力したデータを変換して該下
位側被加算データと加算する下位側初段部分加算器、該
下位側初段部分加算器の出力側に複数段縦続接続され、
該入れ替え手段が下位側に出力したデータを桁移動した
上で該デコード結果に基づき変換し、前段から与えられ
たデータとそれぞれ加算する下位側縦続部分加算器、該
入れ替え手段が上位側に出力したデータを入力すると共
に上位側被加算データを入力し、該デコード結果に基づ
き該入れ替え手段から入力したデータを変換して該上位
側被加算データと加算する上位側初段部分加算器、該上
位側初段部分加算器の出力側に複数段縦続接続され、該
入れ替え手段が上位側に出力したデータを桁移動した上
で該デコード結果に基づき変換し、前段から与えられた
データとそれぞれ加算する上位側縦続部分加算器、及び
前記整数乗算時には該下位側初段部分加算器及び下位側
縦続部分加算器の加算結果の桁上がりを該上位側初段部
分加算器及び上位側縦続部分加算器の加算に反映させ、
前記複数乗算時には該桁上がりをマスクするマスク手段
を有している。

【００１０】レジスタは、２ｎビット幅以上の格納領域
を持っている。入力マルチプレクサは、前記整数乗算時
及び前記複素数乗算時に、前記レジスタの格納領域のう
ちの前記各乗算サイクルごと設定された領域からデータ
をそれぞれ読出し前記下位側被加算データ及び上位側被
加算データとして前記アレイ乗算部に入力するものであ
る。出力マルチプレクサは、前記整数乗算時及び前記複
素数乗算時の前記各乗算サイクルの終了時に、前記レジ
スタの格納領域のうちの該各乗算サイクルごと設定され
た領域に前記アレイ乗算部が出力するデータを格納する
ものである。

【００１１】このような構成を採用したことにより、下
位側初段部分加算器及び下位側縦続部分加算器と上位側
初段部分加算器及び上位側縦続部分加算器との加算によ
り、下位側部分加算データ及び上位側部分加算データが
累算される。整数乗算時には、下位側初段部分加算器及
び下位側縦続部分加算器の加算の桁上がりが上位側初段
部分加算器及び上位側縦続部分加算器の加算に反映さ
れ、累算結果が出力マルチプレクサを介してレジスタに
格納される。よって、整数同士の乗算が可能になってい
る。複素数乗算時には、マスク手段により、下位側初段
部分加算器及び下位側縦続部分加算器の加算の桁上がり
が上位側初段部分加算器及び上位側縦続部分加算器の加
算に反映されなず、下位側初段部分加算器及び下位側縦
続部分加算器により、虚数部の加算が行われ、上位側初
段部分加算器及び上位側縦続部分加算器により、実数部
の加算が行われる。被乗数の実数部と虚数部の入れ替え
は、入れ替え手段で行われる。また、乗算サイクルが終
了した段階で得られた累算結果から被加算データを乗算
サイクルに応じて読出すのは、入力マルチプレクサが行
う。よって、複素数同士の乗算も可能になっている。

【００１２】

【発明の実施の形態】第１の実施形態 図１は、本発明の第１の実施形態を示す繰り返し型乗算
器の概略の構成図であり、制御信号の転送ルートは省略
している。この乗算器は、乗数及び被乗数が共に１６ビ
ットで積が３２ビットになる整数同士の乗算を行う機能
と、実数部及び虚数部が共に８ビットで積の実数部が１
６ビットで虚数部が１６ビットとなる複素数同士の乗算
を行う機能を有する乗算器であり、被乗数を格納する１
６ビットの被乗数レジスタ１と、乗数を格納する乗数レ
ジスタ２とを備えている。被乗数レジスタ１には、入れ
替え手段であるスワッパ３が接続され、乗数レジスタ２
には、デコーダ４が接続されている。スワッパ３の出力
データにおける上位８ビットは、上位側加算補助手段で
ある２入力マルチプレクサ５の一方の入力ポートに入力
され、下位８はかい側加算補助手段である２入力マルチ
プレクサ６の一方の入力ポートに入力される接続になっ
ている。マルチプレクサ５の出力側に部分加算器１０が
接続され、マルチプレクサ６の出力側に部分加算器２０
が接続されている。部分加算器１０は、２つの入力ポー
ト１０ａ，１０ｂを持ち、該入力ポート１０ｂにマルチ
プレクサ５が８ビット幅で出力するデータが入力される
接続になっている。部分加算器２０は、２つの入力ポー
ト２０ａ，２０ｂを持ち、該入力ポート２０ｂにマルチ
プレクサ６が８ビット幅で出力するデータが入力される
接続になっている。

【００１３】部分加算器１０の出力ポート１０ｓは、３
つの入力ポート３１ａ，３１ｂ，３１ｃを持つ上位側桁
移動手段であるマルチプレクサ３１の入力ポート３１ａ
に接続され、該マルチプレクサ３１の出力ポート３１ｏ
が上位側部分積レジスタ３２と上位側部分積補助レジス
タ３３とに接続されている。部分積レジスタ３２の出力
側がマルチプレクサ３１の入力ポート３１ｃとシフタ３
４の入力ポート３４ａとに接続されている。部分積補助
レジスタ３３の出力側が、マルチプレクサ５の他方の入
力ポートに接続されている。部分加算器２０の出力ポー
ト２０ｓは、３つの入力ポート３６ａ，３６ｂ，３６ｃ
を持つ下位側桁移動手段であるマルチプレクサ３６の入
力ポート３６ｂに接続され、該マルチプレクサ３６の出
力ポート３６ｏが下位側部分積レジスタ３７と下位側部
分積補助レジスタ３８とに接続されている。部分積レジ
スタ３７の出力側がマルチプレクサ３６の入力ポート３
６ｃとシフタ３４の入力ポート３４ｂと下位側シフタ３
５の入力ポート３５ｂに接続されている。部分積補助レ
ジスタ３８の出力側が、マルチプレクサ６の他方の入力
ポートに接続されている。部分加算器１０の出力ポート
１０ｓは、マルチプレクサ３６の入力ポート３６ｂにも
接続され、部分加算器２０の出力ポート２０ｓは、マル
チプレクサ３１の入力ポート３１ｂにも接続されてい
る。

【００１４】以下に各部の機能を説明する。スワッパ３
は、複素数乗算時に被乗数レジスタ１の上位８ビットと
下位８ビットを入れ替えて出力するものである。図４
は、図１中のデコーダ４が使用するブースのアルゴリズ
ムを示す図である。図５（ａ），（ｂ）は、図１中のデ
コーダ４が行う乗数のデコード順序を示す図であり、同
図（ａ）は整数乗算時を示す、同図（ｂ）は複素数乗算
時を示している。デコーダ４は、乗数をデコードし制御
信号Ｓｃを出力するものであり、乗数が整数の場合に
は、該乗数の１６ビットに対して図５（ａ）のようにサ
イクルＣｙ１からＣｙ８の８回にわけ、下位側から２ビ
ットずらせて３ビット単位で順にデコードする。但し、
最初のサイクルＣｙ１のデコードでは、０ビットを最下
位に付加している。複素数の場合には、乗数の１６ビッ
トに対して、図５（ｂ）のように、実数部用にｒ１から
ｒ４の４回にわけ、虚数部用に、ｊ１からｊ４の４回に
わけ、それぞれの下位側から２ビットずらせて３ビット
単位で順にデコードする。但し、最初ｒ１回目のデコー
ドとｊ１回目のデコードでは、０ビットを最下位に付加
している。各デコードで用いる３ビットのうちの上位２
ビットで構成される乗数ビットペアと下位１ビット（右
ビット）との組み合わせにより、デコード結果が異な
り、対応する制御信号Ｓｃを出力する。これらの制御信
号Ｓｃは、図４のように、加算器１０，２０における被
乗数の加算を制御する信号である。ここで、図４中のａ
は、前演算処理結果を示し、ｂは被乗数を示している。
また、図４中の減算は、（１）式における「−Ａｉ・Ｂ
ｉ」の処理の場合を示している。

【００１５】図６は、図１中の部分加算器１０，２０を
示す構成図である。部分加算器１０には、上位側変換手
段である９個のマルチプレクサ（ＭＵＸ）１１₀ 〜１１
₈ と、上位側部分加算器である９個のフルアダー回路
（ＦＵＬＬＡＤＤＥＲ）１２₀ 〜１２₈ と、マスク回路
（ＭＳＫ）１３とを備えている。部分加算器２０は、下
位側変換手段である９個のマルチプレクサ（ＭＵＸ）２
１₀〜２１₈ と、下位側部分加算器である９個のフルア
ダー回路（ＦＵＬＬ ＡＤＤＥＲ）２２₀ 〜２２₈ とを
備えている。部分加算器２０中の最下位ビットを担当す
るマルチプレクサ２１₀ には、“０”の固定データが３
本入力されると共に、シフタ３５から与えられる８ビッ
トのデータａ３５₇ 〜ａ３５₀ のうちの最下位のデータ
ａ３５₀ とその補数−ａ３５ ₀ とが入力されている。部
分加算器２０中のマルチプレクサ２１₁ には、“０”の
固定データが１本入力されると共に、ブースのアルゴリ
ズムの２倍を実現するために下位のマルチプレクサ２１
₀ から与えられたデータａ３５₀ 及びその補数−ａ３５
₀ と、シフタ３５から与えられるデータａ３５₁ とが入
力されている。以下、マルチプレクサ２１₇ までは、マ
ルチプレクサ２１₁ と同様の入力データが与えられるよ
うになっている。最上位のマルチプレクサ２１₈ は、符
号ビットの拡張用に設けられたものであり、該マルチプ
レクサ２１₈ には、“０”の固定データが１本入力され
ると共に、下位のマルチプレクサ２１₇ からデータａ３
５ ₇ 及びその補数−ａ３５₇ が２本ずつ入力されるよう
になっている。

【００１６】部分加算器２０中の最下位ビットを担当す
るフルアダー回路２２₀ には、“０”の固定データがキ
ャリーとして入力されると共に、マルチプレクサ６を介
した８ビットのデータｂ６₇ 〜ｂ６₀ のうちの最下位の
データｂ６₀ と、マルチプレクサ２１₀ の出力データと
が与えられている。部分加算器２０中のフルアダー回路
２２₁ には、下位のフルアダー回路２２₀ からキャリー
データｃ２２₀ が入力されると共に、データｂ６₁ と、
マルチプレクサ２１₁ の出力データとが与えられてい
る。以下、フルアダー回路２２₇ までは、フルアダー回
路２２₁ と同様に入力データが与えられるようになって
いる。最上位のフルアダー回路２２₈ は、符号ビットの
拡張用に設けられたものであり、該フルアダー回路２２
₈ には、下位のフルアダー回路２２₇ からキャリーｃ２
２₇ が入力されると共に、マルチプレクサ６から与えら
れるデータｂ６₇ と、マルチプレクサ２１₇ の出力デー
タとが与えられる構成になっている。部分加算器１０
は、整数の乗算を行うときには、部分加算器２０と連結
して動作し、複素数の乗算を行うときには乗算器２０と
は切り離されて動作する。この連結と切り離しを行うの
が、マスク回路１３である。マスク回路１３は、複素数
乗算時に、部分加算器２０側のデータａ３５₇ とその補
数データ−ａ３５₇ とフルアダー回路２２₇ で発生する
キャリーｃ２２₇ とを、部分加算器１０に対してマスク
して“０”に固定する機能を有している。

【００１７】部分加算器１０中の最下位ビットを担当す
るマルチプレクサ１１₀ には、“０”の固定データが１
本と、マスク回路１３でマスクされるかまたはそのまま
通過するデータａ３５₇ とその補数データ−ａ３５₇ と
が入力されると共に、シフタ３４から与えられる８ビッ
トのデータａ３４₇ 〜ａ３４₀ のうちの最下位のデータ
ａ３４₀ とその補数−ａ３４₀ とが入力されている。部
分加算器１０中のマルチプレクサ１１₁ には、“０”の
固定データが１本入力されると共に、ブースのアルゴリ
ズムの２倍を実現するために下位のマルチプレクサ１１
₀ から与えられたデータａ３４₀ 及びその補数−ａ３４
₀ と、シフタ３４から与えられるデータａ３４₁ とが入
力されている。以下、マルチプレクサ１１₇ までは、マ
ルチプレクサ１１₁ と同様に入力データが与えられるよ
うになっている。最上位のマルチプレクサ１１₈ は、符
号ビットの拡張用に設けられたものであり、該マルチプ
レクサ１１₈ には、“０”の固定データが１本入力され
ると共に、下位のマルチプレクサ１１₇ からデータａ３
４₇ 及びその補数−ａ３４₇ が２本ずつ入力されるよう
になっている。各フルアダー回路２２₀ 〜２２₈ がそれ
ぞれ出力するビットデータｓ２２₀ 〜ｓ２２₈ が、部分
加算器２０の出力ポート２０ｓから出力する９ビット幅
のデータになる。

【００１８】部分加算器１０中の最下位ビットを担当す
るフルアダー回路１２₀ には、マスク回路１３でマスク
されるかまたはそのまま通過するキャリーｃ２２₇ が入
力されると共に、マルチプレクサ５が出力する８ビット
のデータｂ５₇ 〜ｂ５₀ のうちの最下位のデータｂ５₀
と、マルチプレクサ１１₀ の出力データとが与えられて
いる。部分加算器１０中の図示しないフルアダー回路１
２₁ には、下位のフルアダー回路１２₀ からキャリーｃ
１２₀ が入力されると共に、マルチプレクサ５から与え
られるデータｂ５₁ と、マルチプレクサ１１₁ の出力デ
ータとが与えられている。以下、フルアダー回路１２₇
までは、フルアダー回路１２₁ と同様に入力データが与
えられるようになっている。最上位のフルアダー回路１
２₈ は、符号ビットの拡張用に設けられたものであり、
該フルアダー回路１２₈ には、下位のフルアダー回路１
２₇ からキャリーｃ１２₇ が入力されると共に、マルチ
プレクサ５から与えられるデータｂ５₇ 〜ｂ５₀ のうち
の対応するデータｂ５₇ と、マルチプレクサ１１₇ の出
力データとが与えられる構成になっている。各フルアダ
ー回路１２₀ 〜１２₈ がそれぞれ出力するビットデータ
ｓ１２₀ 〜ｓ１２₈が、部分加算器１０の出力ポート１
０ｓから出力する９ビット幅のデータになる。

【００１９】図７（ａ），（ｂ）は、マルチプレクサ３
１，３６の選択を示す図であり、同図（ａ）は整数乗算
時、及び同図（ｂ）は複素数乗算時をそれぞれ示してい
る。マルチプレクサ３１，３６は、部分加算器１０，２
０及び各部分積補助レジスタ３３，３８の出力データか
ら選択したデータを１６ビット幅で出力するものであ
り、その選択範囲と選択順序は、図７（ａ），（ｂ）の
ようになる。なお、図７（ａ），（ｂ）において、
ａ［］，ｂ［］，ｃ［］は、入力ポート３１ａ，３１
ｂ，３１ｃ及び３６ａ，３６ｂ，３６ｃから入力された
データのビットデータをそれぞれ示すものであり、各ａ
［８］ａｌｌ及びｂ［８］ａｌｌは、ａ［８］，ｂ
［８］のデータを連続的に配列したデータを示してい
る。部分積レジスタ３２，３７は、部分積を格納するも
のであり、整数の乗算では部分積レジスタ３２に積の上
位側が格納され、部分積レジスタ３７に積の下位がが格
納される。複素数の乗算では、部分積レジスタ３２に実
数部が格納され、部分積レジスタ３７には虚数部が格納
されるようになっている。部分積補助レジスタ３３，３
８は、複素数乗算時に、部分積の上位８ヒットを４回目
の繰り返し完了時に取り込んで格納するものである。

【００２０】図８（ａ），（ｂ）は、シフタ３４，３５
が選択するフィールドを示す図であり、同図（ａ）は整
数乗算時、及び同図（ｂ）は複素数乗算時をそれぞれ示
している。シフタ３４，３５は、部分積の値をシフトし
て加算器１０，２０にそれぞれ加算するものであり、各
部分積レジスタ３２，３７が出力する部分積から８ビッ
トのフィールドを図８のように選択し、２ビットシフト
して加算器１０，２０へ与えるようになっている。図８
中のａ［］，ｂ［］は、部分積レジスタ３２，３７の出
力データにおけるビットをそれぞれ示している。また、
“０００００００”は、すべて“０”が出力されること
を示し、ａ［］ａｌｌ、すべてａ［］のデータが出力さ
れることを示している。

【００２１】次に、図１の繰り返し型乗算器の動作を説
明する。前記（１）式の複素数は、次の（２）式に書換
えられる。 Ａ・Ｂ＝（Ａr ＋ｊＡi ）（Ｂr ＋ｊＢi ） ＝（Ａr ＋ｊＡi ）Ｂr ＋（−Ａi ＋ｊＡr ）Ｂi ・・・（２） この（２）式は、複素数の乗算を次の（ｉ）〜（iii)に
別けて計算することが可能であることを示している。 （ｉ）被乗数（Ａr ＋ｊＡi ）の実数部Ａr 、虚数部Ａ
i に乗数Ｂr を掛ける。 （ii) 被乗数の実数部Ａr 、虚数部Ａi とを入替え、実
数部の符号を反転させる。 （iii)（ii）の処理で得られた被乗数部に乗数の虚数部
Ｂi を掛ける。

【００２２】図１の複素数乗算器は、（ｉ）〜（iii)に
沿って複素数の乗算を行うと共に、整数の乗算も可能に
なっている。実数部が８ビットで虚数部が８ビットの複
素数同士の乗算は、次のサイクルＣｙ１〜Ｃｙ９の９サ
イクルで演算する。１６ビットの整数同士の乗算は、後
述するＣｙ１〜Ｃｙ８の８サイクルで演算する。複素数
乗算時、最初のサイクルＣｙ１において、乗数レジスタ
２に格納された１６ビットデータのうちのビット［９：
８］の部分が、図５（ｂ）の順序に従ってデコーダ５で
デコードされる。マルチプレクサ５及び６は、被乗数レ
ジスタ１からスワッパ３を介して与えられたデータを選
択し、部分加算器１０及び２０に与える。このとき各シ
フタ３４，３５は、“０”を出力している。部分加算器
１０，２０では、デコーダ５のデコード結果に基づく制
御信号Ｓｃにより、図４のブースのアルゴリズムに従っ
た加算を行う。加算結果は、図７（ｂ）のようにマルチ
プレクサ３１，３６に選択されて部分積として部分積レ
ジスタ３２，３７にそれぞれ格納される。サイクルＣｙ
２において、乗数レジスタ２に格納された１６ビットの
データのうちのビット［１１：９］の部分が、図５
（ｂ）の順序に従ってデコーダ４でデコードされる。ま
た、このときには、部分積レジスタ３２，３７及びシフ
タ３４，３５によって、上位側被加算データ及び下位側
被加算データが生成されて部分加算器１０，２０に与え
られている。この被加算データは、図８（ｂ）のように
シフトされたデータであり、ブースのアルゴリズムで選
択したデータと部分加算器１０，２０によって加算され
る。加算結果は、図７（ｂ）のようにマルチプレクサ３
１，３６に選択されて部分積として部分積レジスタ３
２，３７にそれぞれ格納される。

【００２３】サイクルＣｙ３において、乗数レジスタ２
に格納された１６ビットデータのうちのビット［１３：
１１］の部分が図５（ｂ）の順序に従ってデコーダ４で
デコードされる。以下、サイクルＣｙ２と同様に動作す
る。サイクルＣｙ４において、乗数レジスタ２に格納さ
れた１６ビットデータのうちのビット［１５：１３］の
部分が、図５（ｂ）の順序に従ってデコーダ４でデコー
ドされる。以下、マルチプレクサ３１，３６まではサイ
クルＣｙ２と同様に動作する。各マルチプレクサ３１，
３６の出力データのうち、下位８ビットが部分積レジス
タ３２，３７にそれぞれ格納され、上位８ビットが部分
積レジスタ３３，３８にそれぞれ格納される。よって、
このサイクルＣｙ４が終了した段階で、（２）式の第１
項の乗算結果が、部分積レジスタ３２，３７と部分積レ
ジスタ３３，３８とにそれぞれ実数部及び虚数部に分け
て格納されたことになる。サイクルＣｙ５において、乗
数レジスタ２に格納された１６ビットデータのうちのビ
ット［１：０］の部分が、図５（ｂ）の順序に従ってデ
コーダ４でデコードされる。スワッパ２は、被乗数レジ
スタ１に格納された複素数の実数部と虚数部を入替え、
マルチプレクサ５，６を介して部分加算器１０，２０に
与える。シフタ３４，３５は、部分積レジスタ３２，３
７の出力データの下位８ビットを、図８（ｂ）に従って
選択して部分加算器１０，２０に与える。これにより、
（２）式の第１項の（Ａr ＋ｊＡi ）Ｂr の実数部及び
虚数部の下位８ビットが第２項の（−Ａi ＋ｊＡr ）Ｂ
i の実数部及び虚数部の各部分積に加算されることにな
る。なお、（２）式の第１項の（Ａr ＋ｊＡi ）Ｂr の
上位８ビットは、第２項の（−Ａi ＋ｊＡr ）Ｂi の実
数部及び虚数部の部分積が求まった後のサイクルＣｙ９
で、（−Ａi ＋ｊＡr ）Ｂi の上位８ビットと加算され
る。

【００２４】部分加算器１０，２０は、デコーダ４のデ
コード結果に基づき加算を行う。ここで、部分加算部１
０では、（２）式の第１項の実数部が負になるので、図
４の減算処置が採用する。つまり、補数のデータを選択
して加算を行う。部分加算器１０，２０の出力データ
は、マルチプレクサ３１，３６に図７に基いて選択さ
れ、部分積として部分積レジスタ３２，３７にそれぞれ
格納される。サイクルＣｙ６〜Ｃｙ８は、乗数レジスタ
２に格納された１６ビットデータのうちの図５（ｂ）の
順序に従った部分が、デコーダ４でデコードされ、該各
デコード結果に基づき、以下サイクルＣｙ５と同様に動
作する。サイクルＣｙ９において、シフタ３４，３５
が、図８（ｂ）に示すように、部分積レジスタ３２，３
７の出力データの上位８ビットを選択し、部分加算器１
０，２０に与える。また、マルチプレクサ５，６は、部
分積補助レジスタ３３，３８に格納されたデータを選択
して部分加算器１０，２０に与える。デコーダ４ではデ
コードを行わず、部分加算器１０，２０が、部分積補助
レジスタ３３，３８から与えられたデータとシフタ３
４，３５から与えられたデータを加算する。部分加算器
１０，２０の出力データは、マルチプレクサ３１，３６
に図７（ｂ）に基いて選択され、部分積として部分積レ
ジスタ３２，３７にそれぞれ格納される。以上の一連の
サイクルＣｙ１〜Ｃｙ９の動作により、実数部が８ビッ
トで虚数部が８ビットの複素数同士の乗算が行われ、結
果が部分積レジスタ３２，３７にそれぞれ格納されたこ
とになる。

【００２５】次に、整数同士の乗算を行う場合の動作を
説明する。被乗算レジスタ１には１６ビットの被乗数が
格納され、乗数レジスタ２には１６ビットの乗算が格納
されている。サイクルＣｙ１において、デコーダ４が、
図５（ａ）のデコード順序に従い、乗算レジスタ２の
［１：０］のビットに０を付加した値をデコードする。
スワッパ３は、被乗数の入れ替えは行わない。マルチプ
レクサ５，６は、被乗数レジスタ１からスワッパ３を介
して与えられた非乗数データを選択して部分加算器１
０，２０に与える。このとき、シフタ３４，３５からは
図８（ａ）のように“０００００００”を部分加算器１
０，２０に出力している。各部分加算器１０，２０は、
デコード結果に対応する乗算結果を“０００００００”
に加算し、加算結果を部分積としてそれぞれ出力する。
マルチプレクサ３１，３６は、図７（ａ）の順序に従っ
た選択を行い、部分積レジスタ３２，３７にそれぞれ与
える。

【００２６】サイクルＣｙ２において、デコーダ４が、
図５（ａ）のデコード順序に従い、乗算レジスタ２の
［３：１］のビットの値をデコードする。マルチプレク
サ５，６は、被乗数レジスタ１からスワッパ３を介して
与えられたデータを選択して部分加算器１０，２０に与
える。このとき、シフタ３４，３５は、図８（ａ）のよ
うに、部分積レジスタ３２，３７から取得した部分積を
２ビットシフトし、部分加算器１０，２０に与えてい
る。各部分加算器１０，２０は、デコード結果に対応し
て被乗数と乗数の部分積を求め、シフタ３４，３５から
与えられた部分積に加算する。マルチプレクサ３１，３
６は、図７（ａ）の順序に従った選択を行い、部分積レ
ジスタ３２，３７にそれぞれ与える。この結果、部分積
レジスタ３２，３７には、前のサイクルで得られた部分
積の上位２ビットが今回得られた部分積の積和演算結果
の下位側に付加された状態で格納される。サイクルＣｙ
３〜Ｃｙ８において、サイクルＣｙ２と同様に、乗数レ
ジスタ２のデコードするビットをずらしながら、積和演
算結果を部分積レジスタ３２，３７に格納して行く。サ
イクルＣｙ８が終了すると、被乗数と乗数の積が部分積
レジスタ３２，３７に格納される。以上のように、この
第１の実施形態では、１６ビットの整数の乗算が８サイ
クル、複素数の乗算が９サイクルで可能になる。しか
も、整数の乗算のみが可能な乗算器に対してマルチプレ
クサ５，６や部分積補助レジスタ３３，３８を付加する
だけで、極端なハード量の増加はない。

【００２７】第２の実施形態 図９は、本発明の第２の実施形態を示すアレイ型乗算器
の構成図である。前述の第１の実施形態では積和演算を
繰り返す繰り返し型乗算器を示したが、この第２の実施
形態の乗算器は、１６ビットの整数同士の乗算をサイク
ルＣｙ１，Ｃｙ２の２サイクルで行うと共に、実数部が
８ビットで虚数部が８ビットの複素数同士の乗算をサイ
クルＣｙ１，Ｃｙ２の２サイクルで行うでアレイ型であ
り、被乗数を入れる１６ビットの被乗数レジスタ４１
と、乗数を入れる乗数レジスタ４２と、アレイ乗算部で
ある１６ビット×８アレー乗算器５０と、３２ビット出
力マルチプレクサ７０と、３２ビットレジスタ７１と、
３２ビット入力マルチプレクサ７２とを備えている。被
乗数レジスタ４１には、スワッパ４３が接続され、乗数
レジスタ４２には、デコーダ４４が接続されている。ス
ワッパ４３は、第１の実施形態と同様に機能するもので
ある。

【００２８】図１０（ａ），（ｂ）は、図１中のデコー
ダ４４による乗数のデコード順序を示す図であり、同図
（ａ）は整数乗算時、及び同図（ｂ）は複素数乗算時を
それぞれ示している。デコーダ４４は、第１の実施形態
とは異なり、１サイクルで８ビット或いは９ビットをデ
コードする機能を有している。つまり、整数の乗算を行
うときには、図１０（ａ）のように、最初のサイクルＣ
ｙ１では最下位に“０”を付加した乗数の８ビット
［７：０］をデコードし、次のサイクルＣｙ２では、上
位側の９ビット［１５：７］をデコードする機能を持
ち、複素数の乗算を行うときには、図１０（ｂ）のよう
に、サイクルＣｙ１で最下位を“０”として虚数部の８
ビット［７：０］をデコードし、サイクルＣｙ２では、
実数部のビット［１５：７］をデコードする機能を有し
ている。

【００２９】図１１は、図９中の１６ビット×８アレー
乗算器５０を示す構成図である。１６ビット×８アレー
乗算器５０は、上位側初段部分加算器及び下位側初段部
分加算器である２個の９ビット部分加算器５１，５２
と、２個の１０ビット部分加算器５３，５４と、２個の
１１ビット部分加算器５５，５６と、２個の１２ビット
部分加算器５７，５８と、２個の１１ビット部分加算器
５５，５６と、２個の１２ビット部分加算器５７，５８
と、２個の１１ビット加算器５９，６０とを有してい
る。１０ビット部分加算器５３、１１ビット部分加算器
５５及び１２ビット部分加算器５７は、複数段の上位側
縦続部分加算器を構成するものであり、９ビット部分加
算器５１の出力側に縦続接続されている。１０ビット部
分加算器５４、１１ビット部分加算器５６及び１２ビッ
ト部分加算器５８は、複数段の下位側縦続部分加算器を
構成するものであり、９ビット部分加算器５２の出力側
にマルチプレクサ６１、マルチプレクサ６２及びマルチ
プレクサ６３を介して縦続接続されている。１２ビット
部分加算器５７，５８の出力側に、１１ビット加算器５
９，６０が接続されると共に、該１１ビット加算器５
９，６０の出力側に８ビット加算器６４，６５がそれぞ
れ接続され、合計６段の積和演算回路が上位側及び下位
側に構成されている。

【００３０】４段目までの９ビット部分加算器５１，５
２、１０ビット部分加算器５３，５４、１１ビット部分
加算器５５，５６及び１２ビット部分加算器５７，５８
は、部分和をビット単位で示すビット加算データＤをそ
れぞれ出力するばかりでなく、ビットごとのキャリーＣ
も出力するキャリーセーブアダーをそれぞれ有してい
る。図１１の各部分加算器５１〜５８の出力側の信号線
には、ビットごとの加算データを示すＤとキャリーを示
すＣとがそのビット数と共に示されている。９ビット部
分加算器５１には、被乗数レジスタ４１からスワッパ４
３を介して被乗数の一部の８ビットが入力されると共
に、固定の“０”と、３２ビット入力マルチプレクサ７
２が出力する３２ビットのデータのうちの上位側の下位
８ビットが入力される接続になっている。９ビット部分
加算器５２には、被乗数レジスタ４１からスワッパ４３
を介した被乗数の残りの８ビットが入力されると共に、
固定の“０”と、３２ビット入力マルチプレクサ７２が
出力する３２ビットのデータのうちの下位側の下位８ビ
ットとが入力される接続になっている。

【００３１】マルチプレクサ６１は、９ビット部分加算
器５１及び５２の出力データから１０ビット部分加算器
５４の入力データを選択するようになっている。マルチ
プレクサ６２は、１０ビット部分加算器５３及び５４の
出力データから、１１ビット部分加算器５６の入力デー
タを選択するようになっている。マルチプレクサ６３
は、１１ビット部分加算器５５及び５６の出力データか
ら、１２ビット部分加算器５８の入力データを選択する
ようになっている。９ビット部分加算器５１の出力する
ビット加算データＤの下位の１ビット分のデータは、３
２ビット出力マルチプレクサ７０へ出力し、ビット加算
データＤの残りの８ビット分と９ビット分のキャリーＣ
とは、１０ビット部分加算器５３の入力ポートに出力
し、該８ビット分のビット加算データＤのうちの２ビッ
トと１ビット分のキャリーデータＣがマルチプレクサ６
１の入力ポートに出力する接続になっている。一方、９
ビット部分加算器５２のビット加算データＤの下位の１
ビット分のデータは、３２ビット出力マルチプレクサ７
０へ出力し、残りの８ビット分と９ビット分のキャリー
データＣは、マルチプレクサ６１の入力ポートに出力す
る構成になっている。

【００３２】２段目の１０ビット部分加算器５３には、
９ビット部分加算器５１から与えられるビット加算デー
タＤ及びキャリーＣの他に、スワッパ４３を介して与え
られるデータに下位１ビットの“０”を付加した９ビッ
トのデータが、入力されるようになっている。１０ビッ
ト部分加算器５４には、マルチプレクサ６１が出力する
データが入力されると共に、３２ビット入力マルチプレ
クサ７２が出力する８ビットのデータの下位に“０”を
１ビット分追加したデータが、入力されるようになって
いる。１０ビット部分加算器５３が出力するビットデー
タＤの下位の１ビット分のデータは、３２ビット出力マ
ルチプレクサ７０へ出力し、残りの９ビット分のビット
加算データと１０ビット分のキャリーは、１１ビット部
分加算器５５の入力ポートに出力し、該残りの９ビット
分のデータのうちの２ビットと１ビット分のキャリーが
マルチプレクサ６２の入力ポートに出力する接続になっ
ている。一方、９ビット部分加算器５４のビットデータ
Ｄの下位の１ビット分のデータは、３２ビット出力マル
チプレクサ７０へ出力し、残りの９ビット分のデータと
１０ビット分のキャリーＣは、マルチプレクサ６２の入
力ポートへ出力する構成になっている。

【００３３】３段目の１１ビット部分加算器５５には、
１０ビット部分加算器５３から与えられるデータの他に
３２ビット入力マルチプレクサ７２が出力する８ビット
のデータの下位に“０”を２ビット分追加したデータ
が、入力されるようになっている。１１ビット部分加算
器５６には、マルチプレクサ６２が出力するデータの他
に、３２ビット入力マルチプレクサ７２が出力する８ビ
ットのデータの下位に“０”を２ビット分追加したデー
タが、入力されるようになっている。１１ビット部分加
算器５５が出力するビットデータＤの下位の１ビット分
のデータは、３２ビット出力マルチプレクサ７０へ出力
し、残りの１０ビット分のビット加算データと１１ビッ
ト分のキャリーＣは、１２ビット部分加算器５７の入力
ポートへ出力し、該残りの１０ビット分のデータのうち
の２ビットと１ビット分のキャリーＣがマルチプレクサ
６３の入力ポートへ出力する接続になっている。一方、
１１ビット部分加算器５６のビットデータＤの下位の１
ビット分のデータは、３２ビット出力マルチプレクサ７
０へ出力し、残りの１０ビット分のデータと１１ビット
分のキャリーＣは、マルチプレクサ６３の入力ポートへ
出力する構成になっている。

【００３４】４段目の１２ビット部分加算器５７には、
１１ビット部分加算器５５から与えられるデータの他に
３２ビット入力マルチプレクサ７２が出力する８ビット
のデータの下位に“０”を３ビット分追加したデータが
入力されるようになっている。１２ビット部分加算器５
８には、マルチプレクサ６３が出力するデータの他に、
３２ビット入力マルチプレクサ７２が出力する８ビット
のデータの下位に“０”を３ビット分追加したデータ
が、入力されるようになっている。１２ビット部分加算
器５７が出力するビットデータＤの下位の１ビット分の
データは、３２ビット出力マルチプレクサ７０へ出力
し、残りの１１ビット分のビット加算データと１１ビッ
ト分のキャリーＣは、１１ビット加算器５９の入力ポー
トへ出力するようになっている。一方、１２ビット部分
加算器５８のビットデータＤの下位の１ビット分のデー
タは、３２ビット出力マルチプレクサ７０へ出力し、残
りの１１ビット分のデータと１１ビット分のキャリーＣ
は、１１ビット加算器６０の入力ポートへそれぞれ出力
する構成になっている。

【００３５】１１ビット加算器５９，６０の出力側に
は、８ビット加算器６４，６５が接続されている。８ビ
ット加算器６４には、１１ビット加算器６４が出力する
データの他に、３２ビット入力マルチプレクサ７２の出
力データの上位側の下位８ビットが入力されるようにな
っている。８ビット加算器６５には、１１ビット加算器
６５が出力するデータの他に、３２ビット入力マルチプ
レクサ７２の出力データの下位側の下位８ビットが入力
されるようになっている。１１ビット加算器５９の出力
データの下位４ビットと８ビット加算器６４の出力デー
タの８ビットが３２ビット出力マルチプレクサ７０へ出
力される構成になっている。８ビット加算器６０の出力
データの下位４ビットと８ビット加算器６５の出力デー
タの８ビットとが、３２ビット出力マルチプレクサ７０
へ出力される構成になっている。

【００３６】図１２は、図１１中の９ビット部分加算器
５１，５２を示す構成図である。９ビット部分加算器５
１の入力側には、並列の９個のマルチプレクサ（ＭＵ
Ｘ）５１−１ａ〜５１−９ａが設けられ、該各マルチプ
レクサ５１−１ａ〜５１−９ａの出力側に、キャリーセ
ーブアダー（ＦＵＬＬ ＡＤＤＥＲ）５１−１ｂ〜５１
−９ｂがそれぞれ接続されている。また、９ビット加算
器５１の９ビット加算器５２側には、マスク手段である
マスク回路５１ｃが設けられている。９ビット部分加算
器５１の入力側には、並列の９個のマルチプレクサ５１
−１ａ〜５１−９ａが設けられ、該各マルチプレクサ５
１−１ａ〜５１−９ａの出力側には、前記キャリーセー
ブアダー５１−１ｂ〜５１−９ｂがそれぞれ接続されて
いる。図１２には、９ビット部分加算器５１の入力デー
タａ５１₀ 〜ａ５１₇ ，ｂ５１ ₀ 〜ｂ５１₇ 及び該入力
データａ５１₀ 〜ａ５１₇ の補数の−ａ５１₀ 〜−ａ５
１₇ と、９ビット部分加算器５２の入力データａ５２₀
〜ａ５２₇ ，ｂ５２₀ 〜ｂ５２₇ 及び該入力データａ５
２₀ 〜ａ５２₇ の補数で−ａ５２₀ 〜−ａ５２₇とが示
されている。

【００３７】９ビット部分加算器５２の入力データａ５
２₀ 〜ａ５２₇ は、スワッパ４３から与えられた８ビッ
トのデータであり、入力データａ５２₀ 及び補数−ａ５
２₀は、マルチプレクサ５２−１ａに“０”と共に入力
され、かつ、該マルチプレクサ５２−１ａの上位側のマ
ルチプレクサ５２−２ａに入力されている。以下、同様
に、９ビット部分加算器５２の入力データａ５２₁ 〜ａ
５２₇ 及び補数−ａ５２₁ 〜−ａ５２₇ は、各マルチプ
レクサ５２−２ａ〜５２−８ａに“０”と共に入力さ
れ、かつ、その上位側のマルチプレクサ５２−３ａ〜５
２−９ａにそれぞれ入力される構成になっている。入力
データａ５２₇ 及び補数−ａ５２₇ は、さらに、マスク
回路５１ｃを介して９ビット加算器５１中のマルチプレ
クサ５１−１ａに入力される接続になっている。９ビッ
ト部分加算器５２の入力データｂ５２₀ 〜ｂ５２₇ は、
３２ビット入力マルチプレクサ７２から与えられた８ビ
ットの下位側被加算データであり、該各入力データｂ５
２₀ 〜ｂ５２₆ は、各マルチプレクサ５２−１ａ〜５２
−７ａの出力するデータと共に、キャリーセーブアダー
５２−１ｂ〜５２−７ｂにそれぞれ入力される。入力デ
ータｂ５２₇ は、各マルチプレクサ５２−８ａ及び５２
−９ａの出力データと共にキャリーセーブアダー５２−
８ｂ，５２−９ｂに共通に入力される接続になってい
る。

【００３８】９ビット部分加算器５１の入力データａ５
１₀ 〜ａ５１₇ は、スワッパ４３から与えられた８ビッ
トのデータであり、入力データａ５１₀ 及び補数−ａ５
１₀は、マルチプレクサ５１−１ａに“０”と共に入力
され、かつ、該マルチプレクサ５１−１ａの上位側のマ
ルチプレクサ５１−２ａに入力されている。以下、同様
に、９ビット部分加算器５１の入力データａ５１₁ 〜ａ
５１₇ 及び補数−ａ５１₁ 〜−ａ５１₇ は、各マルチプ
レクサ５１−２ａ〜５１−８ａに“０”と共に入力さ
れ、かつ、その上位側のマルチプレクサ５１−３ａ〜５
１−９ａにそれぞれ入力される構成になっている。９ビ
ット部分加算器５１の入力データｂ５１₀〜ｂ５１
₇ は、３２ビット入力マルチプレクサ７２から与えられ
た８ビットの上位側被加算データであり、該各入力デー
タｂ５１₀ 〜ｂ５１₆ は、各マルチプレクサ５１−１ａ
〜５１−７ａの出力するデータと共に、キャリーセーブ
アダー５１−１ｂ〜５１−７ｂに入力される。入力デー
タｂ５１₇ は、各マルチプレクサ５１−８ａ及び５１−
９ａの出力データと共にキャリーセーブアダー５１−８
ｂ，５１−９ｂにそれぞれ入力される接続になってい
る。９ビット部分加算器５２の各キャリーセーブアダー
５２−１ｂ〜５２−９ｂが、ビット単位の加算データｄ
５２₀ 〜ｄ５２₈ 及びキャリーｃ５２₀ 〜ｃ５２₈をそ
れぞれ出力し、同様に、９ビット部分加算器５１の各キ
ャリーセーブアダー５１−１ｂ〜５１−９ｂが、ビット
単位の加算データｄ５１₀ 〜ｄ５１₈ 及びキャリーｃ５
１₀ 〜ｃ５１₈ をそれぞれ出力する構成になっている。

【００３９】図１３は、図１１中の１０ビット部分加算
器５３，５４を示す構成図てある。１０ビット部分加算
器５３の入力側には、並列の１０個のマルチプレクサ５
３−１ａ〜５３−１０ａが設けられ、該各マルチプレク
サ５３−１ａ〜５３−１０ａの出力側に、キャリーセー
ブアダー５３−１ｂ〜５３−１０ｂがそれぞれ接続され
ている。また、１０ビット加算器５３の１０ビット加算
器５４側には、マスク手段であるマスク回路５３ｃが設
けられている。１０ビット部分加算器５４の入力側に
は、並列の１０個のマルチプレクサ５４−１ａ〜５４−
１０ａが設けられ、該各マルチプレクサ５４−１ａ〜５
４−１０ａの出力側には、キャリーセーブアダー５４−
１ｂ〜５４−１０ｂがそれぞれ接続されている。図１３
には、１０ビット部分加算器５４の入力データａ５４₀
〜ａ５４₈ ，ｂ５４₀ 〜５４₉ 、該各入力データａ５４
₀ 〜ａ５４₈ の補数−ａ５４₀ 〜−ａ５４₈ 及びビット
単位の入力キャリーｃｉ５４₀ 〜ｃｉ５４₉ が示される
と共に、１０ビット部分加算器５３の入力データａ５３
₀ 〜ａ５３₈ ，ｂ５３₀ 〜ｂ５３₈ 、該入力データａ５
３₀ 〜ａ５３₈ の補数−ａ５３0 〜−ａ５３₈ 及び入力
キャリーｃｉ５３₀〜ｃｉ５３₈ が示されている。

【００４０】１０ビット部分加算器５４の入力データａ
５４₀ 〜ａ５４₈ が、スワッパ４３から与えられた８ビ
ットのデータの下位に“０”を付加したデータであり、
入力信号ａ５４₀ 及び補数−ａ５４₀ は、マルチプレク
サ５４−１ａに“０”と共にされ、かつ、該マルチプレ
クサ５４−１ａの上位側のマルチプレクサ５４−２ａに
入力されている。以下、同様に、１０ビット部分加算器
５４の入力データａ５４₁ 〜ａ５４₈ 及び補数−ａ５４
₁ 〜−ａ５４₈ は、各マルチプレクサ５４−２ａ〜５４
−８ａに“０”と共に入力され、かつ、その上位側のマ
ルチプレクサ５２−３ａ〜５２−９ａにそれぞれ入力さ
れる構成になっている。入力データａ５４₈ 及び補数−
ａ５４₈ は、さらに、マスク回路５３ｃを介して１０ビ
ット部分加算器５３中のマルチプレクサ５３−１ａに入
力される接続になっている。１０ビット部分加算器５４
の入力データｂ５４₀ 〜ｂ５４₉ 及び入力キャリーｃｉ
５４₀ 〜ｃｉ５４₉ は、前段の９ビット部分加算器５２
の出力データが９ビットであったのに対し、マルチプレ
クサ６１で符号拡張されて入力されたものであり、該各
入力データｂ５４₀ 〜ｂ５４₉ 及び入力キャリーｃｉ５
４₀ 〜ｃｉ５４₉ は、各マルチプレクサ５４−１ａ〜５
４−１０ａの出力するデータと共に、キャリーセーブア
ダー５４−１ｂ〜５２−１０ｂに入力されようになって
いる。

【００４１】１０ビット部分加算器５３の入力データａ
５３₀ 〜ａ５３₈ は、スワッパ４３から与えられた８ビ
ットのデータの下位に“０”を付加したデータであり、
入力信号ａ５３₀ 及び補数−ａ５３₀ は、マルチプレク
サ５３−１ａに“０”と共に入力され、かつ、該マルチ
プレクサ５３−１ａの上位側のマルチプレクサ５３−２
ａに入力される接続になっている。以下、同様に、１０
ビット部分加算器５３の入力データａ５３₁ 〜ａ５３₈
及び補数−ａ５３₁ 〜−ａ５３₈ は、各マルチプレクサ
５３−２ａ〜５３−９ａに“０”と共に入力され、か
つ、その上位側のマルチプレクサ５３−３ａ〜５３−１
０ａにそれぞれ入力される構成になっている。１０ビッ
ト部分加算器５３の入力データｂ５３₀ 〜ｂ５３₈ 及び
入力キャリーｃｉ５３₀ 〜ｃｉ５３₈ は、前段の９ビッ
ト部分加算器５２の出力と同じ９ビットであるが、キャ
リーセーブアダー５３−１０ｂにより、符号ビットが拡
張されたようになる。つまり、各入力データｂ５３₀ 〜
ｂ５３₈ 及び入力キャリーｃｉ５３₀ 〜ｃｉ５３₈ は、
各マルチプレクサ５３−１ａ〜５３−１０ａの出力する
データと共にキャリーセーブアダー５３−１ｂ〜５３−
９ｂに入力され、入力信号ｂ５３₈ 及び入力キャリーｃ
ｉ５３₈ が、キャリーセーブアダー５３−９ｂに入力さ
れる構成になっている。

【００４２】１０ビット部分加算器５４の各キャリーセ
ーブアダー５４−１ｂ〜５４−１０ｂが、ビット単位の
加算データｄ５４₀ 〜ｄ５４₉ 及びキャリーｃ₀ 〜ｃ５
４₉をそれぞれ出力し、同様に、１０ビット部分加算器
５３の各キャリーセーブアダー５３−１ｂ〜５３−１０
ｂが、ビット単位のｄ５３₀ 〜ｄ５３₉ 及びキャリーデ
ータｃ₀ 〜ｃ５３₉ をそれぞれ出力する構成になってい
る。１１ビット部分加算器５５，５６、及び１２ビット
部分加算器５７，５９も、入力信号のビット数、マルチ
プレクサの数、及びキャリーセーブアダーの数及び出力
信号のビット数が増加するだけで、基本的構成は図１３
と同様になっている。

【００４３】図１４は、図１１中のマルチプレクサ６１
の選択の説明図である。マルチプレクサ６１には、９ビ
ット部分加算器５１の出力する加算データｄ５１₀ 〜ｄ
５１₈ 及びキャリーｃ５１₀ 〜ｃ５１₈ のうちの下位２
ビットのデータｄ５１₀ ，ｄ５１₁ 及び下位のキャリー
ｃ５１₀ と、９ビット部分加算器５２の出力する加算デ
ータｄ５２₀ 〜ｄ５２₈ 及びキャリーｃ５２₀ 〜ｃ５２
₈ のうちの上位８ビットのデータｄ５２₁ 〜ｄ５２₈ 及
びすべてのキャリーｃ５２₀ 〜ｃ５２₈ を入力してい
る。マルチプレクサ６１は、整数の乗算を行うときと複
素数の乗算を行うときとで、図１４のようにこれらの選
択を切替えて出力するようになっている。マルチプレク
サ６２，６３も、ヒット数は異なるが、図１４と同様の
切替えを行って１１ビット部分加算器５４及び１２ビッ
ト部分加算器５６に出力するようになっている。

【００４４】図１５は、図１１中の１１ビット加算器５
９，６０を示す構成図である。５段目の１１ビット加算
器５９，６０は、前段の１２ビット部分加算器５７，５
８から出力される加算データｄ５７₀ 〜ｄ５７₁₁，ｄ５
８₀ 〜ｄ５８₁₁及びキャリーｃ５７₀ 〜ｃ５７₁₁，ｃ５
８₀ 〜ｃ５８₁₁を加算するものである。１１ビット加算
器５９は、加算データｄ５７₀ 〜ｄ５７₁₁とキャリーｃ
５７₀ 〜ｃ５７ ₁₁の加算を行う加算器５９ａと、マスク
回路（ＭＳＫ）５９ｂ及びマスク回路５９ｃとを備えて
いる。マスク回路５９ｂは、整数の乗算を行うときに加
算データｄ５７₀ 〜ｄ５７₁₁及びキャリーｃ５７₀ 〜ｃ
５７₁₁のうちのデータｄ５７₀ 〜ｄ５７₂ をマスクして
“０”に固定し、キャリーｃ５７₀ 〜ｃ５７₂ を“１”
に固定するものであり、下位側の加算結果のキャリーが
４ビット目から反映されるようになっている。マスク回
路５９ｃは、複素数の乗算を行うときに１１ビット加算
器６０から与えられるキャリーｃ６０をマスクするもの
である。加算回路５９ａが加算結果をビット単位に示す
加算データｄ５９₀ 〜ｄ５９₁₁とキャリーｃ５９を出力
するようになっている。１１ビット加算器６０は、加算
データｄ５８₀ 〜ｄ５８₁₁とキャリーｃ５８₀〜ｃ５８
₁₁の加算を行う加算器５６ａを備ている。加算回路６０
ａが加算結果をビット単位に示す加算データｄ６０₀ 〜
ｄ６０₁₀とキャリーｃ６０を出力するようになってい
る。６段目の８ビット加算器６４，６５は、複数乗算時
には前記（２）式における右辺第１項の結果の上位８ビ
ットと、各８ビット加算器５９，６０の出力するデータ
の上位８ビットとをそれぞれ加算し、整数の乗算を行う
ときには“０”を加算するものである。

【００４５】図１６（ａ），（ｂ）は、図９中の３２ビ
ット出力マルチプレクサ７０での選択の説明図であり、
同図（ａ）は整数乗算時、及び同図（ｂ）は複素数乗算
時をそれぞれ示している。３２ビット出力マルチプレク
サ７０には、１６×８アレー乗算器５０から、上位側の
１６ビットのデータと下位側の１６ビットのデータとが
入力データとして３２ビット幅で与えられている。３２
ビット出力マルチプレクサ７０は、整数乗算時には、図
１６（ａ）のように、上位側の入力データのうちの９ビ
ットと、下位側の１５ビットを有効とし、最初の乗算サ
イクルＣｙ１には、有効なデータを下位側に並べて出力
し、次の乗算サイクルＣｙ２には、上位側から並べて出
力する。複素数乗算時には、図１６（ｂ）のように、３
２ビット幅で与えられる入力データの上位の１４ビット
と下位の１４ビットとを有効とし、これらをそのまま３
２ビットレジスタ７１に出力するように動作する。

【００４６】図１７（ａ），（ｂ）は、図９中の３２ビ
ット入力マルチプレクサ７２の選択の説明図であり、同
図（ａ）は整数乗算時、及び同図（ｂ）は複素数乗算時
をそれぞれ示している。３２ビット入力マルチプレクサ
７２は、３２ビットレジスタ７１からデータを選択して
１６×８アレイ乗算器５０に与える機能を有している。
３２ビットレジスタ７１から入力される上位側の１６ビ
ットのデータと下位側の１６ビットのデータに対し、３
２ビット入力マルチプレクサ７２は、整数乗算時にはそ
の上位側の下位８ビットと下位側の上位８ビットを有効
とし、これらを図１７（ａ）のように並べ、他のビット
を“０”とし、９ビット部分加算器５１，５２に分割し
て与える。複素数乗算時には、３２ビットレジスタ７１
から入力される上位側の１６ビットのデータと下位側の
１６ビットのデータに対し、これらを図１７（ｂ）のよ
うにして９ビット部分加算器５１，５２に分割して与え
るようになっている。

【００４７】次に、整数乗算時の図９の乗算器の動作を
説明する。整数乗算時には、乗数レジスタ４１に１６ビ
ットの整数の被乗数が格納され、乗数レジスタ４２に整
数の１６ビットの乗数が格納される。最初のサイクルＣ
ｙ１において、デコーダ４４が乗数の下位８ビットの３
ビットずつデコードし、１６×８アレイ乗算器５０の動
作を指示する制御信号Ｓｃを生成し、該１６×８アレイ
乗算器５０の各部分加算器５１〜５８中のマルチプレク
サに与える。スワッパ４３は、被乗数をそのまま出力
し、１６×８アレイ乗算器５０に与える。これに対し、
３２ビット入力マルチプレクサ７２は、初期値として格
納したオール“０”を１６×８アレイ乗算器５０に入力
する。１６×８アレイ乗算器５０において、上位側の１
段目の９ビット部分加算器５１内のマルチプレクサ５１
−１ａ〜５１−９ａは、デコード結果の制御信号Ｓｃに
基づき、前記ブースのアルゴリズムの加算を行うため
に、入力データである被乗数、補数または“０”を選択
し、各キャリーセーブアダー５１−１ｂ〜５１−９ｂ
が、マルチプレクサ５１−１ａ〜５１−９ａで選択した
ビット単位のデータを“０”と加算する。同様に、９ビ
ット部分加算器５２内のマルチプレクサ５２−１ａ〜５
２−９ａは、デコード結果に基づき入力データである被
乗数、補数または“０”を選択し、キャリーセーブアダ
ー５２−１ｂ〜５２−９ｂがマルチプレクサ５２−１ａ
〜５２−９ａの選択したデータを“０”と加算する。下
位側の１段目の９ビット部分加算器５２内のマルチプレ
クサ５２−１ａ〜５２−９ａは、デコード結果の制御信
号Ｓｃに基づき、入力データである被乗数、補数または
“０”を選択し、各キャリーセーブアダー５２−１ｂ〜
５２−９ｂが、選択されたビット単位のデータと“０”
とを加算する。

【００４８】９ビット部分加算器５１が出力する加算結
果のうちの最下位のビット加算データｄ５１₀ は、３２
ビット出力マルチプレクサ７０に与えられる。残りの加
算結果のビット加算データｄ５１₁ 〜ｄ５１₈ と、キャ
リーｃ５１₀ 〜ｃ５１₈ が、２段目の１０ビット部分加
算器５３に与えられる。また、９ビット部分加算器５１
が出力する加算結果のうちの２個のビット加算データｄ
５１₁ ，ｄ５１₂ と最下位のキャリーｃ５１₀ は、マル
チプレクサ６１にも与えられる。９ビット部分加算器５
２が出力する加算結果のうちの最下位のビット加算デー
タｄ５２₀ は、３２ビット出力マルチプレクサ７０に与
えられる。残りの加算結果のビット加算データｄ５２₁
〜ｄ５２₈ とキャリーｃ５２₀ 〜ｃ５２₈ は、マルチプ
レクサ６１に与えられる。マルチプレクサ６１は、図１
４の選択に基づき、下位側のビット加算データｄ５２₁
〜ｄ５２₈ と上位側のビット加算データｄ５１₀ 及びｄ
５１₁ とを選択し、これらを順に並べてパラレルに出力
し、かつ、下位側のキャリーｃ５２₀ 〜ｃ５２₈ と上位
側のキャリーｃ５１₀ とを選択し、これらを順に並べて
パラレルに出力し、１０ビット部分加算器５４に与え
る。

【００４９】２段目の１０ビット部分加算器５３におい
ても、デコード結果の制御信号Ｓｃに基づいた前記ブー
スのアルゴリズムの加算を行うために、各マルチプレク
サ５３−１ａ〜５３−１０ａが、入力データである被乗
数、補数または“０”を選択し、各キャリーセーブアダ
ー５３−１ｂ〜５３−１０ｂが、マルチプレクサ５３−
１ａ〜５３−１０ａで選択したビット単位のデータと、
前段の９ビット部分５１から与えられデータとを加算す
る。同様に、２段目の１０ビット部分加算器５４も、デ
コード結果の制御信号Ｓｃに基づき、前記ブースのアル
ゴリズムの加算を行うために、各マルチプレクサ５４−
１ａ〜５４−１０ａが、入力データである被乗数、補数
または“０”を選択し、各キャリーセーブアダー５４−
１ｂ〜５４−１０ｂが、マルチプレクサ５４−１ａ〜５
４−１０ａで選択したビット単位のデータと、マルチプ
レクサ６１を介して与えられたデータとを加算する。

【００５０】１０ビット部分加算器５３が出力する加算
結果のうちの最下位のビット加算データｄ５３₀ は、３
２ビット出力マルチプレクサ７０に与えられる。残りの
加算結果のビット加算データｄ５３₁ 〜ｄ５３₉ と、キ
ャリーｃ５３₀ 〜ｃ５３₉ が、３段目の１１ビット部分
加算器５５に与えられる。また、１０ビット部分加算器
５３が出力する加算結果のうちの２個のビット加算デー
タｄ５３₁ ，ｄ５３₂と最下位のキャリーｃ５３₀ は、
マルチプレクサ６２にも与えられる。１０ビット部分加
算器５４が出力する加算結果のうちの最下位のビット加
算データｄ５４₀ は、３２ビット出力マルチプレクサ７
０に与えられる。残りの加算結果のビット加算データｄ
５４₁ 〜ｄ５４₉ とキャリーｃ５４₀ 〜ｃ５４₉ は、マ
ルチプレクサ６２に与えられる。マルチプレクサ６２
は、マルチプレクサ６１と同様の選択を行う。

【００５１】３段目の１１ビット部分加算器５５，５６
は、２段目の１０ビット部分加算器５３，５４と同様の
動作で部分加算結果を出力し、マルチプレクサ６３がマ
ルチプレクサ６１及び６２と同様の選択をする。さら
に、４段目の１２ビット部分加算器５７，５８が、２段
目の１０ビット部分加算器５３，５４と同様の動作で部
分加算結果を出力する。５段目の１２ビット加算器５
９，６０は、それぞれ１２ビットの加算結果を出力す
る。１２ビット加算器５９が出力する加算結果のうちの
下位４ビット分が直接３２ビット出力マルチプレクサ７
０に与えられる。１２ビット加算器５９が出力する加算
結果のうちの上位８ビット分は、８ビット加算器６４で
“０”と加算されて３２ビット出力マルチプレクサ７０
に与えられる。１２ビット加算器６０が出力する加算結
果のうちの下位４ビット分が直接３２ビット出力マルチ
プレクサ７０に与えられる。１２ビット加算器６０が出
力する加算結果のうちの上位８ビット分は、８ビット加
算器６５で“０”と加算されて３２ビット出力マルチプ
レクサ７０に与えられる。３２ビット出力マルチプレク
サ７０には、合計３２ビットのデータが入力されている
が、このサイクルでは、図１６（ａ）に示すように、入
力の上位側の９ビットと下位の１５ビットを選択し、下
位側から並べてパラレルに３２ビットレジスタ７１に出
力して格納する。

【００５２】以上が最初の乗算サイクルＣｙ１である。
この最初の乗算サイクルＣｙ１の動作により、１６ビッ
トの整数同士の乗算結果の３２ビットｉｐ₀ 〜ｉｐ₃₁の
うちの下位側のｉｐ₀ 〜ｉｐ₇ が確定する。９ビット部
分加算器５２、１０ビット部分加算器５４及び１１ビッ
ト部分加算器５６、１２ビット部分加算器５８がそれぞ
れ３２ビット出力マルチプレクサ７０に直接出力する最
下位ビットのビット加算データが、図１１に示すよう
に、乗算結果のｉｐ₀ 〜ｉｐ₃ に相当し、１１ビット加
算器６０が３２ビット出力マルチプレクサ７０に出力す
る４ビットのビット加算データがｉｐ₄ 〜ｉｐ₇ に相当
する。確定した乗算結果のｉｐ₀ 〜ｉｐ₇は、３２ビッ
ト出力マルチプレクサ７０を介して３２ビットレジスタ
７１に格納される。乗算サイクルＣｙ２において、デコ
ーダが４４が、乗数レジスタ４２に格納された乗数の上
位８ビットを３ビットずつ組みでデコードし、１６×８
アレイ乗算器５０の動作を指示する制御信号Ｓｃを発生
する。スワッパ４３は、被乗数レジスタ４１に格納され
た被乗数をそのまま１６×８アレイ乗算器５０へ転送す
る。３２ビット入力マルチプレクサ７２は、図１７
（ａ）のように、３２ビットレジスタ７１に格納された
データのうちの上位側の下位８ビットのデータと、下位
側の上位８ビットのデータを取得し、該取得した下位８
ビットのデータの上位に８ビット分の“０”を追加し、
取得した上位８のデータの上位に８ビットの“０”を追
加し、これらをパラレルにして３２ビットで出力する。
１６×８アレイ乗算器５０は、制御信号Ｓｃに基づきサ
イクルＣｙ１と同様に動作する。３２ビット出力マルチ
プレクサ７０は、図１６（ａ）のように、１６×８アレ
イ乗算器５０の出力するビットの上位側の９ビットと下
位の１５ビットを選択し、上位側にならべて３２ビット
レジスタに出力する。

【００５３】以上により、乗算サイクルＣｙ２が終了す
る。このサイクルＣｙ２により、乗算結果の３２ビット
のデータｉｐ₀ 〜ｉｐ₃₁のうちの未確定であったデータ
ｉｐ ₈ 〜ｉｐ₃₁が確定する。９ビット部分加算器５２、
１０ビット部分加算器５４及び１１ビット部分加算器５
６、１２ビット部分加算器５８がそれぞれ３２ビット出
力マルチプレクサ７０に直接出力する最下位ビットのビ
ット加算データが、図１１に示すように、乗算結果のデ
ータｉｐ₈ 〜ｉｐ₁₁に相当し、１１ビット加算器６０が
３２ビット出力マルチプレクサ７０に出力する４ビット
のビット加算データがｉｐ₁₂〜ｉｐ₁₅に相当する。８ビ
ット加算器６５が出力する８ビットのビット加算データ
が乗算結果のデータｉｐ₁₆〜ｉｐ₂₃に相当し、８ビット
加算器６４が出力する８ビットのビット加算データが乗
算結果のデータｉｐ24〜ｉｐ31に相当する。新たに確定
した乗算結果のデータｉｐ₈ 〜ｉｐ₃₁が、３２ビット出
力マルチプレクサ７０を介して３２ビットレジスタ７１
に格納される。

【００５４】次に、複素数同士の乗算を行うときの動作
を説明する。１６ビットの複素数同士の乗算の場合、被
乗数レジスタ４１の上位側に被乗数の複素数の実数部が
格納されると共に下位側に虚数部が格納され、乗数レジ
スタ４２に乗数の複素数が格納される。最初のサイクル
Ｃｙ１にらおいて、デコーダち４４は、乗数レジスタ４
２に格納された複素数のうちの実数部の８ビットを２ビ
ットずつ組でデコードし、１６×８アレイ乗算器５０の
動作を指示する制御信号Ｓｃを発生する。スワッパ４３
は、乗数レジスタ４１に上位側から順に格納された複素
数の８ビットの実数部と８ビットの虚数部をそのまま１
６×８アレイ乗算器５０に転送する。３２ビット入力マ
ルチプレクサ７２は、３２ビットレジスタ７１の格納デ
ータがこの時点ですべて“０”なので、“０”を３２ビ
ット幅で出力する。

【００５５】１６×８アレイ乗算器５０において、被乗
数の実数部は、スワッパ４３を介して９ビット部分加算
器５１に与えられ、虚数部は９ビット部分加算器５２に
与えられる。９ビット部分加算器５１内のマルチプレク
サ５１−１ａ〜５１−９ａは、デコード結果の制御信号
Ｓｃに基づき、ブースのアルゴリズムの加算を行うため
に、入力データである被乗数、補数または“０”を選択
し、各キャリーセーブアダー５１−１ｂ〜５１−９ｂ
が、マルチプレクサ５１−１ａ〜５１−９ａで選択した
ビット単位のデータを“０”と加算する。これらと同時
に、９ビット部分加算器５２内のマルチプレクサ５２−
１ａ〜５２−９ａが、デコード結果に基づき入力データ
である被乗数、補数または“０”を選択し、該選択した
データをキャリーセーブアダー５２−１ｂ〜５２−９ｂ
が“０”と加算する。９ビット部分加算器５１が出力す
る加算結果のうちの最下位のビット加算データｄ５１₀
は、３２ビット出力マルチプレクサ７０に与えられる。
残りの加算結果のビット加算データｄ５１₁ 〜ｄ５１₈
と、キャリーｃ５１₀ 〜ｃ５１₈ が、２段目の１０ビッ
ト部分加算器５３に与えられる。また、９ビット部分加
算器５１が出力する加算結果のうちの２個のビット加算
データｄ５１₁ ，ｄ５１₂ と最下位のキャリーｃ５１₀
は、マルチプレクサ６１にも与えられる。マルチプレク
サ６１は、図１４の選択に基づき、下位側のビット加算
データｄ５２₁ 〜ｄ５２ ₈ と２ビット分の“０”とを順
に並べてパラレルに出力し、かつ、下位側のキャリーｃ
５２₀ 〜ｃ５２₈ を選択すると共にキャリーｃ５２₈ を
追加して順に並べてパラレルに出力し、１０ビット部分
加算器５４に与える。

【００５６】２段目の１０ビット部分加算器５３，５
４、３段目の１１ビット部分加算器５５，５６、４段目
の１２ビット部分加算器５７，５８、及び各段間のマル
チプレクサ６２，６３も、９ビット部分加算器５１，５
２及びマルチプレクサ６１と同様に動作する。５段目の
１１ビット加算器５９，６０が、１２ビットずつのデー
タを出力し、６段目の８ビット加算器６４，６５におい
て、１１ビット加算器５９，６０の各出力データのうち
の上位８ビットと、３２ビット入力マルチプレクサ７２
の出力データの上位側の下位８ビット及び下位側の下位
８ビットとを加算する。ただし、３２ビット入力マルチ
プレクサ７２の出力データがこのときは“０”なので、
加算による変化は起こらない。３２ビット出力マルチプ
レクサ７０は、図１６（ｂ）のように、１６×８アレイ
乗算器５０からのデータをそのまま３２ビットレジスタ
７１に出力する。

【００５７】以上が乗算サイクルＣｙ１の動作である。
この乗算サイクルＣｙ１の動作により、（２）式の第１
項目のＡｒ・ＢｒとＡｉ・Ｂｒとが計算されたことにな
る。９ビット部分加算器５２、１０ビット部分加算器５
４、１１ビット部分加算器５６及び１２ビット部分加算
器５８がそれぞれ３２ビット出力マルチプレクサ７０に
直接出力する最下位ビットのビット加算データと、１１
ビット加算器６０と８ビット加算器６５の出力するデー
タとを合成したものが、Ａｉ・Ｂｒに相当し、９ビット
部分加算器５１、１０ビット部分加算器５３、１１ビッ
ト部分加算器５５及び１２ビット部分加算器５７がそれ
ぞれ３２ビット出力マルチプレクサ７０に直接出力する
最下位ビットのビット加算データと、１１ビット加算器
５９と８ビット加算器６４の出力するデータとを合成し
たものが、Ａｒ・Ｂｒに相当する。これらのデータは、
３２ビット出力マルチプレクサ７０を介して３２ビット
レジスタ７１に格納される。乗算サイクルＣｙ２におい
て、デコーダ４４は、乗数レジスタ４２に格納された虚
数部の８ビットを２ビットずつ組みでデコードし、１６
×８アレイ乗算器５０の動作を指示する制御信号Ｓｃを
発生する。スワッパ４３は、被乗数レジスタ４１に格納
されたデータの上位８ビットと下位８ビットを入れ替
え、１６×８アレイ乗算器５０に転送する。３２ビット
入力マルチプレクサ７２は、３２ビットレジスタ７１が
格納するデータをそのままパラレルに出力する。

【００５８】１６×８アレイ乗算器５０において、被乗
算データが制御信号Ｓｃに基づき、マルチプレクサ５１
−１ａ〜５１−９ａ，５２−１ａ〜５２−９ａで変形さ
れ、キャリーセーブアダー５１−１ｂ〜５１−９ｂ，５
２−１ｂ〜５２−９ｂによって、３２ビット入力マルチ
プレクサ７２から与えられたデータの上位側（実数部）
の下位８ビット及び下位側（虚数部）の下位８ビットと
加算される。ただし、被乗数の上位８ビットは（２）式
に示すように負になるので、実質的には補数を用いた減
算が行われる。以下、２段目の１０ビット部分加算器５
３，５４から５段目の１２ビット加算器５７，５８ま
で、乗算サイクルＣｙ１と同様の処理を行う。６段目の
８ビット加算器６４，６５が、１１ビット加算器５９，
６０が出力するデータのうちの上位８ビットと、３２ビ
ット入力マルチプレクサ７２の出力データのうちの上位
側の下位８ビットのデータ及び下位側の下位８ビットの
データとをそれぞれ加算する。３２ビット出力マルチプ
レクサ７０は、１６×８アレイ加算器５０が出力したデ
ータを、そのまま３２ビットレジスタ７１に与えて格納
する。

【００５９】以上により、乗算サイクルＣｙ２が終了す
る。このサイクルＣｙ２の動作により、（２）式の演算
結果が求められたことになる。演算結果の実数部をｒｐ
₀ 〜ｒｐ₁₅とし、虚数部をｊｐ₀ 〜ｊｐ₁₅とすると、乗
算サイクルＣｙ２における９ビット部分加算器５２、１
０ビット部分加算器５４、１１ビット部分加算器５６及
び１２ビット部分加算器５８が、それぞれ３２ビット出
力マルチプレクサ７０に直接出力する最下位ビットのビ
ット加算データが、図１１に示すように、虚数部のｊｐ
₀ 〜ｊｐ₃ に相当し、１１ビット加算器６０が３２ビッ
ト出力マルチプレクサ７０に出力する４ビットのビット
加算データがｊｐ₄ 〜ｊｐ₇ に相当する。８ビット加算
器６５が出力する８ビットのビット加算データが乗算結
果のデータｊｐ₈ 〜ｊｐ₁₅に相当する。また、９ビット
部分加算器５１、１０ビット部分加算器５３及び１１ビ
ット部分加算器５３、１２ビット部分加算器５７がそれ
ぞれ３２ビット出力マルチプレクサ７０に直接出力する
最下位ビットのビット加算データが、実数部のｒｐ₀ 〜
ｒｐ₃ に相当し、１１ビット加算器５９が３２ビット出
力マルチプレクサ７０に出力する４ビットのビット加算
データがｒｐ₄ 〜ｒｐ₇ に相当する。８ビット加算器６
４が出力する８ビットのビット加算データが乗算結果の
データｒｐ₈ 〜ｒｐ₁₅に相当する。以上のように、この
第２の実施形態では、整数同士の乗算ばかりでなく、複
素数同士の乗算が可能なアレイ型乗算器になっており、
しかも、整数のみを乗算するアレイ型乗算器に対して
も、わずかなハードウエアの追加で構成できる。

【００６０】なお、本発明は、上記実施形態に限定され
ず種々の変形が可能である。例えば、第１の実施形態で
は、符号付データの乗算に対応する繰り返し型乗算器を
説明したが、レジスタビット数を１つ増やし、反復回数
をもう１回増やせば、符号なしデータに対しても整数乗
算及び複素数乗算が可能である。第２の実施形態でも符
号付データの乗算に対応するアレイ型乗算器を説明した
が、レジスタビット数を１つ増やし、１６×８アレイ乗
算器の部分加算器の段数を１段増やすことにより、符号
なしデータに対しても整数乗算及び複素数乗算が可能で
ある。

【００６１】

【発明の効果】以上詳細に説明したように、第１の発明
によれば、被乗数レジスタ、乗数レジスタ、デコーダ及
び入れ替え手段と、下位側変換手段及び上位側変換手段
と、下位側部分加算器及び上位側部分加算器と、下位側
桁移動手段及び上位側桁移動手段と、下位側部分積レジ
スタ部及び上位側部分積レジスタ部と、下位側シフタ及
び上位側シフタとを備えると共に、マスク手段、下位側
補助レジスタ及び上位側補助レジスタを設けたので、整
数同士の乗算と複素数同士の乗算との両方が可能な繰り
返し型乗算器を少ないハード量で実現できる。第２の発
明によれば、被乗数レジスタ、乗数レジスタ、デコーダ
及び入れ替え手段と、デコーダと、下位側初段部分加算
器、下位側縦続部分加算器、上位側初段部分加算器、上
位側縦続部分加算器及びマスク手段を有するアレイ乗算
部と、レジスタと、入力マルチプレクサと、出力マルチ
プレクサとを設けたので、整数同士の乗算と複素数同士
の乗算との両方が可能なアレイ型乗算器を少ないハード
量で実現できる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態を示す繰り返し型乗算
器の概略の構成図である。

【図２】従来の乗算器の積和演算サイクル数を示す図で
ある。

【図３】複素数データと複素数表現を示す図である。

【図４】図１中のデコーダ４が使用するブースのアルゴ
リズムを示す図である。

【図５】図１中のデコーダ４が行う乗数のデコード順序
を示す図である。

【図６】図１中の部分加算器１０，２０を示す構成図で
ある。

【図７】マルチプレクサ３１，３６の選択を示す図であ
る。

【図８】シフタ３４，３５が選択するフィールドを示す
図である。

【図９】本発明の第２の実施形態を示すアレイ型乗算器
の構成図である。

【図１０】図１中のデコーダ４４による乗数のデコード
順序を示す図である。

【図１１】図９中の１６ビット×８アレー乗算器５０を
示す構成図である。

【図１２】図１１中の９ビット部分加算器５１，５２を
示す構成図である。

【図１３】図１１中の１０ビット部分加算器５３，５４
を示す構成図てある。

【図１４】図１１中のマルチプレクサ６１の選択の説明
図である。

【図１５】図１１中の１１ビット加算器５９，６０を示
す構成図である。

【図１６】図９中の３２ビット出力マルチプレクサ７０
の選択の説明図である。

【図１７】図９中の３２ビット入力マルチプレクサ７２
の選択の説明図である。

【符号の説明】

１，４１ 被乗数レジスタ ２，４２ 乗数レジスタ ３，４３ スワッパ ４，４４ デコーダ ５，６，３１，３６ マルチプレクサ １０，２０ 部分加算器 ３２，３７ 部分積レジスタ ３３，３８ 部分積補助レジスタ ３４，３５ シフタ ５０ １６×８アレイ乗算器 ７０ 出力マルチプレクサ ７１ レジスタ ７２ 入力マルチプレクサ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 整数同士の乗算を行う整数乗算時には被
   乗数となる２ｎ（ｎは正の整数）ビットの整数を格納
   し、複素数同士の乗算を行う複素数乗算時には被乗数と
   なる複素数のｎビットの実数部を上位側に格納すると共
   にｎビットの虚数部を下位側に格納する被乗数レジスタ
   と、 前記整数乗算時には乗数の２ｎビットの整数を格納し、
   前記複素数乗算時には乗数となる複素数のｎビットの実
   数部を上位側に格納すると共にｎビットの虚数部を下位
   側に格納する乗数レジスタと、 前記乗数レジスタに格納された乗数を乗算サイクルごと
   に複数ビットずつデコードするデコーダと、 前記整数乗算時には前記被乗数レジスタに格納された前
   記被乗数の上位側と下位側とをパラレルに出力し、前記
   複素数乗算時において前記被乗数に前記乗数の実数部を
   乗算する乗算サイクルには前記被乗数の上位側と下位側
   とをパラレルに出力し、該複素数乗算時において該被乗
   数に前記乗数の虚数部を乗算する乗算サイクルには該被
   乗数の上位側と下位側とを入れ替えてパラレルに出力す
   る入れ替え手段と、 前記入れ替え手段が下位側及び上位側に出力した各デー
   タを前記デコード結果に基づきそれぞれ変換する下位側
   変換手段及び上位側変換手段と、 前記乗算サイクルごとに与えられる下位側被加算データ
   及び上位側被加算データと前記下位側変換手段及び上位
   側変換手段によって変換された各データとを加算し、下
   位側部分加算データ及び上位側部分加算データをそれぞ
   れ求める下位側部分加算器及び上位側部分加算器と、 前記整数乗算時には前記下位側部分加算器の加算結果の
   桁上がりを前記上位側部分加算器の加算に反映させ、前
   記複素数乗算時には該桁上がりをマスクするマスク手段
   と、 前記下位側部分加算器及び上位側部分加算器がそれぞれ
   出力する前記下位側部分加算データ及び上位側部分加算
   データを前記乗算サイクルごとにそれぞれ桁移動させる
   下位側桁移動手段及び上位側桁移動手段と、 前記下位側桁移動手段を介した前記下位側部分加算デー
   タ及び前記上位側桁移動手段を介した前記上位側部分加
   算データを前記乗算サイクルごとにそれぞれ取り込み格
   納内容を更新しつつ格納する下位側部分積レジスタ部及
   び上位側部分積レジスタ部と、 前記下位側部分積レジスタ部に格納された前記下位側部
   分加算データの一部及び前記上位側部分積レジスタ部に
   格納された前記上位部分加算データの一部を前記乗算サ
   イクルごとに桁をずらして読出し、前記下位側被加算デ
   ータ及び上位側被加算データをそれぞれ生成する下位側
   シフタ及び上位側シフタと、 前記複素数乗算時の前記被乗数に前記乗数の実数部を乗
   算する乗算サイクルが終了した段階で、該乗算の結果に
   おける虚数部のデータの一部を格納する下位側補助レジ
   スタと、 前記複素数乗算時の前記被乗数に前記乗数の実数部を乗
   算する乗算サイクルが終了した段階で、該乗算の結果に
   おける実数部のデータの一部を格納する上位側補助レジ
   スタと、 前記複素数乗算時の前記被乗数に前記乗数の虚数部を乗
   算する乗算サイクルが終了した段階で、前記下位側シフ
   タで生成した前記下位側被加算データと前記下位側補助
   レジスタが格納したデータとを前記下位側部分加算器に
   加算させる下位側加算補助手段と、 前記複素数乗算時の前記被乗数に前記乗数の虚数部を乗
   算する乗算サイクルが終了した段階で、前記上位側シフ
   タで生成した前記上位側被加算データと前記上位側補助
   レジスタが格納したデータとを前記上位側部分加算器に
   加算させる上位側加算補助手段とを、備えたことを特徴
   する繰り返し型乗算器。
2. 【請求項２】 請求項１記載の被乗数レジスタ、乗数レ
   ジスタ及び入れ替え手段と、 最初の乗算サイクルでは前記乗数レジスタに格納された
   乗数の下位側をデコードし、次の乗算サイクルでは該乗
   数の上位側をデコードするデコーダと、 前記入れ替え手段が下位側に出力したデータを入力する
   と共に下位側被加算データを入力し、前記デコード結果
   に基づき該入れ替え手段から入力したデータを変換して
   該下位側被加算データと加算する下位側初段部分加算
   器、該下位側初段部分加算器の出力側に複数段縦続接続
   され、該入れ替え手段が下位側に出力したデータを桁移
   動した上で該デコード結果に基づき変換し、前段から与
   えられたデータとそれぞれ加算する下位側縦続部分加算
   器、該入れ替え手段が上位側に出力したデータを入力す
   ると共に上位側被加算データを入力し、該デコード結果
   に基づき該入れ替え手段から入力したデータを変換して
   該上位側被加算データと加算する上位側初段部分加算
   器、該上位側初段部分加算器の出力側に複数段縦続接続
   され、該入れ替え手段が上位側に出力したデータを桁移
   動した上で該デコード結果に基づき変換し、前段から与
   えられたデータとそれぞれ加算する上位側縦続部分加算
   器、及び前記整数乗算時には該下位側初段部分加算器及
   び下位側縦続部分加算器の加算結果の桁上がりを該上位
   側初段部分加算器及び上位側縦続部分加算器の加算に反
   映させ、前記複数乗算時には該桁上がりをマスクするマ
   スク手段を有するアレイ乗算部と、 ２ｎビット幅以上の格納領域を持つレジスタと、 前記整数乗算時及び前記複素数乗算時に、前記レジスタ
   の格納領域のうちの前記各乗算サイクルごと設定された
   領域からデータをそれぞれ読出し前記下位側被加算デー
   タ及び上位側被加算データとして前記アレイ乗算部に入
   力する入力マルチプレクサと、 前記整数乗算時及び前記複素数乗算時の前記各乗算サイ
   クルの終了時に、前記レジスタの格納領域のうちの該各
   乗算サイクルごと設定された領域に前記アレイ乗算部が
   出力するデータを格納する出力マルチプレクサとを、備
   えたことを特徴とするアレイ型乗算器。