JPH08292876A - 演算装置 - Google Patents

Abstract

(57)【要約】 【目的】 算術論理演算回路の分割により、半ワード長
の乗算２つを同時に実行可能にする。 【構成】 キャリー信号によって接続された２つのＡＬ
Ｕとこの入力に接続された乗算結果レジスタと被乗数レ
ジスタとこのＡＬＵの加算制御を行なう制御信号に接続
される乗数レジスタとから構成される。シフタは演算を
２分割する場合に上位側から４分の１の位置のビットと
２分の１のビットをそれぞれ半ワード長だけ離れたビッ
ト位置にシフトする。１ワード長と半ワード長の乗算と
では、２つのＡＬＵのキャリーの接続とシフタのシフト
するビット位置及び乗数からの加算制御の信号を切り替
える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、分割可能な構成の演算
器において繰り返して加算を行うことで２系統の乗算を
並列に実行する演算装置に関するものである。

【０００２】

【従来の技術】一般に乗算は加算を繰り返すことによっ
て実行することができる。例えば、それぞれが８ビット
長の被乗数Ｘと乗数ＹについてＸとＹの積を求める場合
は、乗算の途中結果を格納する１６ビットのレジスタを
設けておいて、このレジスタに加算結果をシフトしなが
ら格納していく。まず、レジスタには初期値として０ク
リアしておく。被乗数Ｘとこのレジスタの上位側の８ビ
ットに対して、乗数Ｙの最下位ビットが０の場合は加算
をせずにレジスタの値をそのまま通過させ１の場合には
加算を行う。この加算結果とレジスタの下位側７ビット
を合わせたものを右シフトして再度レジスタに格納する
ことで乗数Ｙの１ビット分の演算が実行される。これを
乗数のビット幅（８回）繰り返すことで８ビットの乗算
を行うことができる。

【０００３】以上の中の加算の演算は、通常はＡＬＵと
呼ぶ算術論理演算回路によって実行するが、この加算の
ビット幅を可変にすることで演算精度を変えたり演算速
度を変えたりすることができる。従来、２分割可能で、
倍精度の演算を高速化する例として、例えば特開昭６２
−２９７９３２号公報に開示されているような演算装置
がある。この演算装置は２つのＡＬＵの間でキャリーや
シフトの演算のための接続をした例である。他の例とし
ては、特開平１−２５１１３４号公報に開示されている
ような情報処理装置では、分割可能な演算器によって半
ワード長の乗算時間を２分の１に短縮する。これは、２
分割した演算器において２つの部分積を同時に求めるこ
とで可能となる。

【０００４】

【発明が解決しようとする課題】上記従来の演算装置で
は、乗算の演算精度が小さくてよい場合に効率のよい乗
算ができない。特開昭６２−２９７９３２号公報の例で
は、単精度の演算装置が２倍必要になっておりハードウ
エア量が大きい。また特開平１−２５１１３４号公報4
の例では、乗算用のデータは１ワードの半分に格納して
与えており、残る半分のデータは使われないので、演算
装置に対するデータの入出力の半分しか使っておらず入
出力の効率が悪い。例えば８ビットのデータが２つずつ
外部の記憶装置に格納されている場合、１６ビット長の
演算装置に対して半分ずつに切り出して与えなければな
らない。

【０００５】本発明は、上記問題点を解決するために、
半ワード長の乗算を実行する場合に、半ワード長のデー
タが２つまとめて入出力し、２つの半ワード長の乗算を
同時に並行して実行できる演算装置を提供することを目
的とする。

【０００６】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、演算装置において、２つの半ワードごと
の演算の可能な演算器と、被乗数Ｘを格納するレジスタ
と、乗数Ｙを格納し右シフトする機能を有するレジスタ
と、乗算の途中結果を格納する２ワード長のレジスタ
と、演算器の出力を右シフトするとともに、更に半ワー
ドごとのビット位置では１ビットシフトに代って半ワー
ド長ビットシフトを選択し、前記第３のレジスタへシフ
トした格納するシフト手段を備えている。

【０００７】

【作用】本発明によれば、乗数Ｙの値に応じて演算器に
おいて被乗数と乗算の途中結果との加算を半ワードごと
に分割して実行し、さらにシフト手段において半ワード
ごとに独立にシフトされるので２つの乗算を並行して実
行することができる。

【０００８】

【実施例】図１は、本発明の実施例に係る演算装置の構
成を示す図である。１ワード長の乗数Ｙと被乗数Ｘは、
レジスタＸ１１（ＸＨ１１ａ、ＸＬ１１ｂ）とレジスタ
Ｙ１２（ＹＨ１２ａ、ＹＬ１２ｂ）に格納される。２ワ
ード長の乗算途中結果および乗算最終結果は、レジスタ
Ｚ１０（ＺＨ１０ａ、ＺＬ１０ｂ）に格納される。ここ
では、１ワードを８ビットとして説明する。レジスタＸ
１１とレジスタＹ１２のビット幅は８ビット、レジスタ
Ｚ１０のビット幅は１６ビットである。このときそれぞ
れのレジスタの半分の部分であるＸＨ１１ａ、ＸＬ１１
ｂ、ＹＨ１２ａ、ＹＬ１２ｂはそれぞれ４ビットであ
り、ＺＨ１０ａ、ＺＬ１０ｂはそれぞれ８ビットであ
る。１ワードの最上位ビット（ＭＳＢ）をビット７と
し、最下位ビット（ＬＳＢ）をビット０とする。２ワー
ド長のレジスタＺ１０はＭＳＢをビット１５としＬＳＢ
をビット０とする。１ワードの乗算は８ビット×８ビッ
トであり、この乗算の結果は１６ビットである。また、
半ワード長の乗算の場合は４ビット×４ビットであり、
この乗算の結果は８ビットである。

【０００９】演算器は２つのＡＬＵ３０とＡＬＵ３１か
らなり、それぞれＡＬＵ３０、３１の入力Ａ３０ａ，３
１ａと入力Ｂ３０ｂ，３１ｂには、レジスタＺ１０とレ
ジスタＸ１１からの出力が接続される。このＡＬＵ３０
とＡＬＵ３１のビット幅はそれぞれ４ビットである。レ
ジスタＺ１０の上位１ワードのＺＨ１０ａをさらに半ワ
ードずつのＺＨＨ、ＺＨＬにわけて、ＡＬＵ３０にはＺ
ＨＨとＸＨ１１ａが、ＡＬＵ３１にはＺＨＬとＸＬ１１
ｂが入力される。ＡＬＵ３０とＡＬＵ３１の加算制御の
ための信号線ａｄｄｈ３４とａｄｄｌ３５にはレジスタ
Ｙ１２の上位側半ワードの最下位ビット（ビット４）と
下位側半ワードの最下位ビット（ビット０）とが接続さ
れる。レジスタＹ１２は１ビット出力するごとにその値
を右へ１ビットシフトする。

【００１０】ＡＬＵ３０、３１においては制御信号ａｄ
ｄｈ３４、ａｄｄｌ３５に応じて、入力ＡＨ３０ａ，Ａ
Ｌ３１ａをそのまま出力ＣＨ３０ｃ，ＣＬ３１ｃへ出力
するか、または入力ＡＨ３０ａ，ＡＬ３１ａと入力ＢＨ
３０ｂ，ＢＬ３１ｂの加算結果を出力ＣＨ３０ｃ，ＣＬ
３１ｃに出力する。ａｄｄｈ３４，ａｄｄｌ３５の信号
はＡＬＵ３０、３１の分割と連結に応じて切替え、分割
しない時は両方にａｄｄｌ３５の信号が与えられる。分
割した場合にはＡＬＵの上位側３０と下位側３１とにそ
れぞれａｄｄｈ３４，ａｄｄｌ３５が与えられる。これ
はレジスタＹ１２からの出力を切り替えるセレクタ４１
において切り替える。２つのＡＬＵ３０、３１は、それ
ぞれキャリー３２、３３を生成するが、分割しない場合
には２つのＡＬＵ３０、３１の間にはキャリー信号がセ
レクタ４０接続され、分割する場合にはキャリーのセレ
クタ４０が切り替えられて上位側のキャリー入力Ｃ０に
は論理値０が入力され、ＡＬＵ３０、３１のそれぞれの
キャリー出力３２、３３は、ＡＬＵ３０、３１の出力３
０ｃ，３１ｃとともにシフタ２０へ入力され、１ビット
右シフトしたあとにレジスタＺ１０に格納される。

【００１１】図２にシフタ２０の構成を示す。本実施例
の場合シフタのビット幅は２ワード長であり、１６ビッ
ト幅である。Ｓｉがシフタへの入力、Ｓｏがシフタから
の出力であり、図の中の数字は１６ビットのデータバス
Ｓｉ，Ｓｏの中のそれぞれのビット位置を表す。一部の
入力はキャリー信号ＣｏｕｔＨ（３２）、ＣｏｕｔＬ
（３３）が接続される。Ｓｏへのビット位置１１、７、
３へはセレクタ４２、４３、４４を通じて与えられる。
それぞれのセレクタへの入力はＳｉのビット１２、８、
４のビットと、ＣｏｕｔＬ（３３），ビット１２，８の
ビットがそれぞれ図に示す様に接続される。

【００１２】次に、以上の構成の演算装置についてその
動作を説明する。まず、１ワード（８ビット）長の乗算
時の動作について説明する。乗数Ｙと被乗数Ｘはそれぞ
れレジスタＹ１２とレジスタＸ１１にセットされ、レジ
スタＺ１０の内容は０（ゼロ）クリアされる。各セレク
タ４０〜４４は分割しない状態が選択される。これによ
りＡＬＵ３０、３１は８ビットのＡＬＵとして動作し、
シフタ２０も１６ビットの１ビット右シフトを行い、ビ
ット位置１５の最上位ビットにはＡＬＵ３０のキャリー
Ｃｏｕｔ３２が格納される。この１６ビットのシフトの
状態を図３に示す。入力Ｓｉの上位の１５ビットは右シ
フトされ出力Ｓｏのビット位置１４から０ビットへ出力
される。乗数についてはレジスタＹ１２からは８ビット
の中の最下位ビットのみが使用され、ａｄｄｌ３５によ
ってＡＬＵ３０、３１の加算の制御を行う。

【００１３】ＡＬＵ３０、３１においては、レジスタＺ
１０の上位側の出力ＺＨ１０ａとレジスタＸ１１の出力
３０ｂ，３１ｂを、制御信号ａｄｄｌ３５の値に応じて
加算をするかまたはＺＨ１０ａの値をそのまま出力す
る。ＡＬＵ３０、３１からの出力ＣＨ３０ｃ，ＣＬ３１
ｃとキャリー出力Ｃｏｕｔ３２とレジスタＺ１０の下位
側ＺＬ１０ｂと同時にシフタ２０を通じてシフトされレ
ジスタＺ１０に格納される。この加算とシフトをビット
幅（８回）繰り返すことで乗算の結果を格納するレジス
タＺには１６ビットの乗算結果が格納される。

【００１４】加算の制御については、例えば乗数Ｙの値
が２進数で01011011であれば、下位ビットから１、２、
４、５、７回目の演算で加算を行い、値が'0'のビット
である３、６、８回目の演算では加算を行わずにレジス
タＺ１０の値を通過させる。以上のように、乗数の各ビ
ットについて論理値'1'に対応する部分だけシフト（乗
算と同じ）されて加算され、これを８回繰り返し実行す
ることで８ビットの乗算を実行することができる。演算
結果については、図５の（ａ）に示す様に被乗数Ｘと乗
数Ｙとの積がレジスタＺ１０に格納される。

【００１５】次に半ワード（４ビット）長の乗算時の動
作について説明する。乗数Ｙと被乗数Ｘはそれぞれレジ
スタＹ１２とレジスタＸ１１にセットされる。このとき
乗数と被乗数とはそれぞれ４ビットのデータが２つずつ
であり、それぞれＹＨ１２ａ，ＹＬ１２ｂ，ＸＨ１１
ａ，ＸＬ１１ｂに格納される。レジスタＺ１０の内容は
０（ゼロ）クリアされる。各セレクタ４０〜４４は分割
する状態が選択される。これによりＡＬＵ３０、３１は
それぞれ独立の４ビットのＡＬＵとして動作し、上位の
ＡＬＵ３０のキャリー入力Ｃ０のセレクタ４０は論理値
０が選択される。シフタ２０は、ビット位置１１、７、
３のセレクタ４２、４３、４４はそれぞれＣｏｕｔＬ
（３３），Ｓｉのビット１２、８が選択され、他のビッ
トは１ビットのみの右シフトを行う。このときのシフタ
の動作状態を図４に示す。図４（ａ）は被乗数Ｘの上位
側ＸＨ１１ａと乗数Ｙの上位側ＹＨ１２ａとの積の中間
結果をシフトしている状態を示す。ビット１５から１２
の４ビットが積の上位側４ビットであり、ビット７から
４が下位側の４ビットである。この離れた位置のデータ
について連続してシフトするためセレクタ４３を通じて
Ｓｉのビット１２がＳｏのビット７となる。同様に被乗
数Ｘの下位側ＸＬ１１ｂと乗数Ｙの下位側ＹＬ１２ｂと
の積の中間結果をシフトしている状態を図４（ｂ）に示
す。ここでは、ビット１１から８とビット３から０を連
続してシフトするためセレクタ４４を通じてＳｉのビッ
ト８がＳｏのビット３となる。乗数についてはレジスタ
Ｙ１２からは８ビットの中のビット４とビット０が使用
され、それぞれがａｄｄｈ３４とａｄｄｌ３５としてそ
れぞれＡＬＵ３０、３１の加算の制御を行う。ここでも
乗数Ｙは、１回の演算ごとに右にシフトされる。

【００１６】ＡＬＵ３０、３１においては、レジスタＺ
１０の上位側の出力ＺＨ１０ａは２つの乗算の途中結果
をＺＨ１０ａの上位側４ビットと下位側の４ビットに保
持しており、これらがそれぞれ、ＡＬＵ３０，ＡＬＵ３
１に入力される。ＡＬＵ３０，３１では、制御信号ａｄ
ｄｈ３４，ａｄｄｌ３５の値に応じて加算をするかまた
はＺＨ１０ａの値をそのまま出力する。ＡＬＵ３０、３
１からの出力ＣＨ３０ｃ，ＣＬ３１ｃとキャリー出力Ｃ
ｏｕｔ３２Ｃｏｕｔ３３とレジスタＺ１０の下位側ＺＬ
１０ｂと同時にシフタ２０を通じてシフトされレジスタ
Ｚ１０に格納される。１回の演算で乗数の１ビット分の
演算を行ない、これを乗数のビット幅（４回）繰り返
す。この加算とシフトを半ワード長のビット幅（４回）
繰り返すことで、上位側と下位側の４ビットずつの計８
ビットの乗算結果２つをレジスタＺ１０に得ることがで
きる。

【００１７】以上の半ワード長の２つの乗算についてそ
のデータの与え方と結果を図５（ｂ）に示す。被乗数Ｘ
Ｈと乗数ＹＨの８ビットの乗算結果がレジスタＺ１０の
（ＺＨＨ，ＺＬＨ）に格納され、被乗数ＸＬと乗数ＹＬ
の８ビットの乗算結果がレジスタＺ１０の（ＺＨＬ，Ｚ
ＬＬ）に格納される。

【００１８】以上により、演算器の分割と連結を切替え
ることにより、被乗数Ｘと乗数Ｙについて１ワード（８
ビット）の乗算と、２つの半ワード（４ビット）の乗算
を切替えることができる。この時、演算器におけるキャ
リーの生成のセレクタと、シフタにおけるシフト位置の
変更のための４つのセレクタを追加するだけで、２種類
の乗算を実行することが可能である。また、半ワード長
の乗算については、１ワードの２つの半ワードを格納し
ておけばよく、効率よくデータを記憶装置に詰め込んで
おくことができる。

【００１９】次に、演算結果をレジスタＺ１０の上位側
ＺＨ１０ａと下位側ＺＬ１０ｂに分離して格納する方法
について説明する。図６（ａ）にローテイト動作のシフ
タの動作を示す。このシフタは、図２のシフタ２０の出
力とレジスタＺ１０の間に挿入し、シフタ２０の出力に
対してローテイト動作させるか、または図６（ａ）のシ
フトせずに通過させるかの選択を行う。乗算の最終のサ
イクル（４サイクル目）の前のサイクルまでは通過さ
せ、最終サイクルで図６（ａ）のシフト動作を行うこと
で、演算結果をレジスタＺの上位１ワードと下位１ワー
ドのそれぞれに分けて格納することが可能となる。この
様子を図６（ｂ）に示す。この結果、レジスタＺ１０の
上位側１０ａだけまたは下位側１０ｂだけを取り出すこ
とで半ワード長の演算結果を得ることができる。

【００２０】なお、以上に述べた分割は２分割である
が、この分割に対してさらに２分割を適用すれば４分割
も可能である。この構成は、ワード長を３２ビットとし
た場合には、２分割で１６ビットの乗算を２つ並行に実
行可能であり、さらに４分割では８ビットの演算を４つ
並行に実行可能になる。乗算のサイクル数は、演算ビッ
ト数に比例し、３２ビットの乗算に比べて８ビットの乗
算は１／４の時間で済む。また、画像処理等の演算にお
いて８ビットのピクセルデータ等を扱う場合に並列に複
数の画素を扱うことが可能であり演算性能を大きく向上
させることが可能となる。このとき外部の記憶装置には
３２ビット単位で詰め込んで格納しておけばよく、メモ
リの使用効率やデータの入出力の効率を高めることが可
能となる。

【００２１】

【発明の効果】以上説明してきたとおり、本発明によれ
ば、演算の回路を増加させることなく、ＡＬＵを分割す
ることで、１つの１ワード長の乗算を実行するモードと
２つの半ワード長の乗算を並列に実行するモードを切り
替えることが可能であり、２つの半ワード長の乗算を実
行するときには、乗数と被乗数に２つの半ワードを同時
に与えるだけでよく、外部からデータを取り込むときに
半ワード２つずつを１ワードにまとめて入れておけばよ
く、データの入出力を効率よくすることが可能となる。

【図面の簡単な説明】

【図１】本発明の実施例に係る演算装置の構成図

【図２】図１中のシフタの構成図

【図３】１ワード（８ビット）長の乗算時のシフタの動
作図

【図４】半ワード（４ビット）長の乗算時のシフタの動
作図

【図５】乗算の入力と出力のデータの関係を示す図

【図６】図２のシフタに追加するローテイト回路の動作
図

【符号の説明】

１０ 乗算結果レジスタ １１ 被乗数レジスタ １２ 乗数レジスタ ２０ シフタ ３０、３１ ＡＬＵ ４０、４１、４２、４３、４４ 選択回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】被乗数Ｘを格納する第１のレジスタと、 乗数Ｙを格納し右にシフトさせる手段を有する第２のレ
   ジスタと、 演算の途中結果を格納する上位ワードと下位ワードの２
   ワードからなる第３のレジスタと、 前記第１のレジスタと前記第３のレジスタの上位ワード
   の２つのデータを入力とし、入力されたデータに対して
   加算またはデータの通過の機能を有し、データの半ワー
   ド長の２つの演算に分割して実行する演算器と、 前記演算器の出力と第３のレジスタの下位ワードとを右
   シフトさせるとともに、更に半ワードごとのビット位置
   では１ビットシフトに代って半ワード長ビットシフトを
   選択し、前記第３のレジスタへシフトした格納するシフ
   ト手段とを備えており、 前記演算器を連結して前記第２のレジスタの値にしたが
   って加算を実行し、前記シフト手段は２ワード全体を１
   ビットシフトし、１ワード長の乗算を実行する第１の乗
   算モードと、 前記演算器を分割し前記第２のレジスタの値にしたがっ
   て半ワードごとの加算を実行し、前記シフト手段は１ワ
   ードごとの２つのワードを１ビットシフトし、半ワード
   長の乗算を２つ並行に実行する第２の乗算モードとを備
   えたことを特徴とする演算装置。
2. 【請求項２】請求項１記載の演算装置において、 シフト手段は、更に、１ワード長のローテイトを行なう
   ローテイト手段を備えており、第２の演算モードにおい
   て、演算の最後のステップにて上位ワードの下位側半ワ
   ードと下位ワードの上位側半ワードのデータに対して前
   記ローテイト手段を通過した値を前記第３のレジスタに
   格納することを特徴とする演算装置。