JPH0784762A - 乗算回路 - Google Patents
乗算回路Info
- Publication number
- JPH0784762A JPH0784762A JP25478393A JP25478393A JPH0784762A JP H0784762 A JPH0784762 A JP H0784762A JP 25478393 A JP25478393 A JP 25478393A JP 25478393 A JP25478393 A JP 25478393A JP H0784762 A JPH0784762 A JP H0784762A
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- JP
- Japan
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- multiplier
- multiplication
- bus
- bit
- bits
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Abstract
(57)【要約】
【目的】 倍精度演算と単精度演算とを効率良く処理す
る乗算回路を得る。 【構成】 ２ｎ及び２ｍビット幅の各入力バスＢＸ・Ｂ
Ｙと、４つのｎ×ｍビット乗算器１〜４とを設け、各入
力データを上位・下位の半分ずつに分け、上位・上位、
下位・上位、上位・下位、下位・下位とに組み合わせ
て、それぞれ第１〜第４の乗算器１〜４にて乗算する。
各乗算結果をそれぞれ第１〜第４のレジスタ５〜８にて
保持した後、第１及び第３の乗算器１・３同士と、第２
及び第４の乗算器２・４同士との桁合わせを行って加算
器９にて加算して、２ｎ×２ｍビットの乗算結果を得
る。各乗算器毎の乗算結果を各レジスタを介して出力バ
スｂから時分割に随時出力することにより、ｎ×ｍビッ
トの乗算結果を得ることができる。 【効果】 単精度乗算及び倍精度乗算を切り替えて行い
得ると共に、高速乗算が可能である。
る乗算回路を得る。 【構成】 ２ｎ及び２ｍビット幅の各入力バスＢＸ・Ｂ
Ｙと、４つのｎ×ｍビット乗算器１〜４とを設け、各入
力データを上位・下位の半分ずつに分け、上位・上位、
下位・上位、上位・下位、下位・下位とに組み合わせ
て、それぞれ第１〜第４の乗算器１〜４にて乗算する。
各乗算結果をそれぞれ第１〜第４のレジスタ５〜８にて
保持した後、第１及び第３の乗算器１・３同士と、第２
及び第４の乗算器２・４同士との桁合わせを行って加算
器９にて加算して、２ｎ×２ｍビットの乗算結果を得
る。各乗算器毎の乗算結果を各レジスタを介して出力バ
スｂから時分割に随時出力することにより、ｎ×ｍビッ
トの乗算結果を得ることができる。 【効果】 単精度乗算及び倍精度乗算を切り替えて行い
得ると共に、高速乗算が可能である。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に用い
る乗算回路に関するものである。
る乗算回路に関するものである。
【０００２】
【従来の技術】従来の乗算器は、乗数、被乗数の幅に応
じて専用に設計されており、例えばｎ×ｍビット乗算を
行う回路は、それのみしか行うことができなかった。そ
のような従来の乗算器にあっては、例えば倍精度演算を
行う乗算回路で単精度演算を行うようなことが困難であ
るという問題があった。
じて専用に設計されており、例えばｎ×ｍビット乗算を
行う回路は、それのみしか行うことができなかった。そ
のような従来の乗算器にあっては、例えば倍精度演算を
行う乗算回路で単精度演算を行うようなことが困難であ
るという問題があった。
【０００３】
【発明が解決しようとする課題】このような従来技術の
問題点に鑑み、本発明の主な目的は、倍精度演算と単精
度演算とを効率よく処理し得る乗算回路を提供すること
にある。
問題点に鑑み、本発明の主な目的は、倍精度演算と単精
度演算とを効率よく処理し得る乗算回路を提供すること
にある。
【０００４】
【課題を解決するための手段】このような目的は、本発
明によれば、２ｎビット幅の第１のバスと、２ｍビット
幅の第２のバスと、前記第１のバスの上位ｎビットと前
記第２のバスの上位ｍビットとの乗算を行う第１の乗算
器と、前記第１のバスの下位ｎビットと前記第２のバス
の上位ｍビットとの乗算を行う第２の乗算器と、前記第
１のバスの上位ｎビットと前記第２のバスの下位ｍビッ
トとの乗算を行う第３の乗算器と、前記第１のバスの下
位ｎビットと前記第２のバスの下位ｍビットとの乗算を
行う第４の乗算器と、前記第１の乗算器の出力を保持す
る第１のレジスタと、前記第２の乗算器の出力を保持す
る第２のレジスタと、前記第３の乗算器の出力を保持す
る第３のレジスタと、前記第４の乗算器の出力を保持す
る第４のレジスタとを有することを特徴とする乗算回路
を提供することにより達成される。特に、前記第１・第
２・第３・第４の乗算器の各出力を桁合わせを行った後
加算する加算器を有すると良い。
明によれば、２ｎビット幅の第１のバスと、２ｍビット
幅の第２のバスと、前記第１のバスの上位ｎビットと前
記第２のバスの上位ｍビットとの乗算を行う第１の乗算
器と、前記第１のバスの下位ｎビットと前記第２のバス
の上位ｍビットとの乗算を行う第２の乗算器と、前記第
１のバスの上位ｎビットと前記第２のバスの下位ｍビッ
トとの乗算を行う第３の乗算器と、前記第１のバスの下
位ｎビットと前記第２のバスの下位ｍビットとの乗算を
行う第４の乗算器と、前記第１の乗算器の出力を保持す
る第１のレジスタと、前記第２の乗算器の出力を保持す
る第２のレジスタと、前記第３の乗算器の出力を保持す
る第３のレジスタと、前記第４の乗算器の出力を保持す
る第４のレジスタとを有することを特徴とする乗算回路
を提供することにより達成される。特に、前記第１・第
２・第３・第４の乗算器の各出力を桁合わせを行った後
加算する加算器を有すると良い。
【０００５】
【作用】このように、ｎ×ｍビットの乗算器を４つ並列
に配置し、それぞれがｎ×ｍビット乗算を行いその結果
を出力し、また、それら４つの乗算器で２ｎ×２ｍビッ
ト乗算の乗数・被乗数の下位半分同士の乗算と、一方の
下位半分と他方の上位半分との乗算と、一方の上位半分
と他方の下位半分との乗算と、上位半分同士の乗算とを
それぞれ行い、それらの結果を各対応するレジスタで保
持して、加算器で足し合わせることによって、２ｎ×２
ｍビット乗算が可能になる。その結果、例えば倍精度演
算、単精度演算の切り替えが可能になると共に、倍精度
演算については、従来よりも高速な演算を行うことがで
きる。
に配置し、それぞれがｎ×ｍビット乗算を行いその結果
を出力し、また、それら４つの乗算器で２ｎ×２ｍビッ
ト乗算の乗数・被乗数の下位半分同士の乗算と、一方の
下位半分と他方の上位半分との乗算と、一方の上位半分
と他方の下位半分との乗算と、上位半分同士の乗算とを
それぞれ行い、それらの結果を各対応するレジスタで保
持して、加算器で足し合わせることによって、２ｎ×２
ｍビット乗算が可能になる。その結果、例えば倍精度演
算、単精度演算の切り替えが可能になると共に、倍精度
演算については、従来よりも高速な演算を行うことがで
きる。
【０００６】
【実施例】以下に図面を参照しつつ本発明の実施例につ
いて説明する。図１は本発明の一実施例である２ｎ×２
ｍビット乗算回路である。
いて説明する。図１は本発明の一実施例である２ｎ×２
ｍビット乗算回路である。
【０００７】図１に於いて、それぞれ２ｎ・２ｍビット
幅の第１のバス・第２のバスとしての各入力バスＢＸ・
ＢＹが、それぞれｎ×ｍビット乗算器からなる第１〜第
４の乗算器１〜４の各入力端子Ｘ０〜Ｘ３・Ｙ０〜Ｙ３
に接続されている。第１〜第４の乗算器１〜４の各出力
端子Ｏ０〜Ｏ３には、各乗算器１〜４の出力結果をそれ
ぞれ記憶するための第１〜第４のレジスタ５〜８が接続
されており、第１のレジスタ５と第３のレジスタ７との
各出力同士が共通のラインを通って加算器９の入力端子
Ａに入力し、第２のレジスタ６と第４のレジスタ８との
各出力同士が共通のラインを通って加算器９の入力端子
Ｂに入力するようになっている。なお、加算器９には２
本の出力バスａが設けられており、出力バスａは２ｎ＋
２ｍビット幅のバスである。
幅の第１のバス・第２のバスとしての各入力バスＢＸ・
ＢＹが、それぞれｎ×ｍビット乗算器からなる第１〜第
４の乗算器１〜４の各入力端子Ｘ０〜Ｘ３・Ｙ０〜Ｙ３
に接続されている。第１〜第４の乗算器１〜４の各出力
端子Ｏ０〜Ｏ３には、各乗算器１〜４の出力結果をそれ
ぞれ記憶するための第１〜第４のレジスタ５〜８が接続
されており、第１のレジスタ５と第３のレジスタ７との
各出力同士が共通のラインを通って加算器９の入力端子
Ａに入力し、第２のレジスタ６と第４のレジスタ８との
各出力同士が共通のラインを通って加算器９の入力端子
Ｂに入力するようになっている。なお、加算器９には２
本の出力バスａが設けられており、出力バスａは２ｎ＋
２ｍビット幅のバスである。
【０００８】このようにして構成された乗算回路に於け
る作動要領を以下に示す。先ず２ｎ×２ｍビット乗算を
行う場合には、入力バスＢＸに２ｎビットの乗数を入力
し、入力バスＢＹに２ｍビットの被乗数を入力する。そ
の乗数、被乗数のデータが、第１〜第４の乗算器１〜４
の各入力端子Ｘ０〜Ｘ３・Ｙ０〜Ｙ３に入力される。
る作動要領を以下に示す。先ず２ｎ×２ｍビット乗算を
行う場合には、入力バスＢＸに２ｎビットの乗数を入力
し、入力バスＢＹに２ｍビットの被乗数を入力する。そ
の乗数、被乗数のデータが、第１〜第４の乗算器１〜４
の各入力端子Ｘ０〜Ｘ３・Ｙ０〜Ｙ３に入力される。
【０００９】入力端子Ｙ０・Ｙ２には入力バスＢＹに入
力された２ｍビットの被乗数データの上位半分が入力さ
れ、入力端子Ｙ１・Ｙ３にはバス入力ＢＹに入力された
２ｍビットの被乗数データの下位半分が入力される。ま
た入力端子Ｘ０・Ｘ２には入力バスＢＸに入力された２
ｎビットの乗数データの上位半分が入力され、入力端子
Ｘ１・Ｘ３には入力バスＢＸに入力された２ｎビットの
乗数データの下位半分が入力される。また、第１〜第４
の乗算器１〜４からはそれぞれ（２ｎ＋２ｍ）桁の出力
が出力されるようになっている。
力された２ｍビットの被乗数データの上位半分が入力さ
れ、入力端子Ｙ１・Ｙ３にはバス入力ＢＹに入力された
２ｍビットの被乗数データの下位半分が入力される。ま
た入力端子Ｘ０・Ｘ２には入力バスＢＸに入力された２
ｎビットの乗数データの上位半分が入力され、入力端子
Ｘ１・Ｘ３には入力バスＢＸに入力された２ｎビットの
乗数データの下位半分が入力される。また、第１〜第４
の乗算器１〜４からはそれぞれ（２ｎ＋２ｍ）桁の出力
が出力されるようになっている。
【００１０】第１の乗算器１からは、下位の（ｎ＋ｍ）
ビットが全て０で、上位の（ｎ＋ｍ）ビットに第１の乗
算器１による乗算結果が割り当てられた（２ｎ＋２ｍ）
ビットの出力が出力され、その出力結果が第１のレジス
タ５に保持される。また第３の乗算器３からは、下位の
（ｎ＋ｍ）ビットに第３の乗算器３による乗算結果が割
り当てられ、上位の（ｎ＋ｍ）ビットに乗算結果の内
（ｎ＋ｍ＋１）ビット以上への桁上がりデータが割り当
てられた（２ｎ＋２ｍ）ビットの出力が出力され、その
出力結果が第３のレジスタ７に保持される。そして、第
１のレジスタ５と第３のレジスタ７との各保持値同士を
加算器９にて単純に加算する。
ビットが全て０で、上位の（ｎ＋ｍ）ビットに第１の乗
算器１による乗算結果が割り当てられた（２ｎ＋２ｍ）
ビットの出力が出力され、その出力結果が第１のレジス
タ５に保持される。また第３の乗算器３からは、下位の
（ｎ＋ｍ）ビットに第３の乗算器３による乗算結果が割
り当てられ、上位の（ｎ＋ｍ）ビットに乗算結果の内
（ｎ＋ｍ＋１）ビット以上への桁上がりデータが割り当
てられた（２ｎ＋２ｍ）ビットの出力が出力され、その
出力結果が第３のレジスタ７に保持される。そして、第
１のレジスタ５と第３のレジスタ７との各保持値同士を
加算器９にて単純に加算する。
【００１１】同様に、第２の乗算器２からは、下位の
（ｎ＋ｍ）ビットが全て０で、上位の（ｎ＋ｍ）ビット
に第２の乗算器２による乗算結果が割り当てられた（２
ｎ＋２ｍ）ビットの出力が出力され、その出力結果が第
２のレジスタ６に保持される。また第４の乗算器４から
は、下位の（ｎ＋ｍ）ビットに第４の乗算器４による乗
算結果が割り当てられ、上位の（ｎ＋ｍ）ビットに乗算
結果の内（ｎ＋ｍ＋１）ビット以上への桁上がりデータ
が割り当てられた（２ｎ＋２ｍ）ビットの出力が出力さ
れ、その出力結果が第４のレジスタ８に保持される。そ
して、第２のレジスタ６と第４のレジスタ８との各保持
値同士を加算器９にて単純に加算する。
（ｎ＋ｍ）ビットが全て０で、上位の（ｎ＋ｍ）ビット
に第２の乗算器２による乗算結果が割り当てられた（２
ｎ＋２ｍ）ビットの出力が出力され、その出力結果が第
２のレジスタ６に保持される。また第４の乗算器４から
は、下位の（ｎ＋ｍ）ビットに第４の乗算器４による乗
算結果が割り当てられ、上位の（ｎ＋ｍ）ビットに乗算
結果の内（ｎ＋ｍ＋１）ビット以上への桁上がりデータ
が割り当てられた（２ｎ＋２ｍ）ビットの出力が出力さ
れ、その出力結果が第４のレジスタ８に保持される。そ
して、第２のレジスタ６と第４のレジスタ８との各保持
値同士を加算器９にて単純に加算する。
【００１２】加算器９では、上記した各加算結果同士を
さらに加算し、その最終加算結果を出力バスａから２ｎ
×２ｍビットの乗算結果として得ることができる。この
ようにして、２ｎ×２ｍビット乗算を高速に処理するこ
とができる。
さらに加算し、その最終加算結果を出力バスａから２ｎ
×２ｍビットの乗算結果として得ることができる。この
ようにして、２ｎ×２ｍビット乗算を高速に処理するこ
とができる。
【００１３】また本乗算回路では、ｎ×ｍビット乗算を
並列処理することができる。その場合には、入力バスＢ
Ｘにｎビットの乗数を２データ分入力する。即ち、２ｎ
ビット幅の入力バスＢＸの上位ｎビットに第１の乗数デ
ータを、下位ｎビットに第２の乗数データを入力する。
同様に、入力バスＢＹにｍビットの被乗数を２データ分
入力し、２ｍビット幅の入力バスＢＹの上位ｍビットに
第１の被乗数データを、下位ｍビットに第２の被乗数デ
ータを入力する。
並列処理することができる。その場合には、入力バスＢ
Ｘにｎビットの乗数を２データ分入力する。即ち、２ｎ
ビット幅の入力バスＢＸの上位ｎビットに第１の乗数デ
ータを、下位ｎビットに第２の乗数データを入力する。
同様に、入力バスＢＹにｍビットの被乗数を２データ分
入力し、２ｍビット幅の入力バスＢＹの上位ｍビットに
第１の被乗数データを、下位ｍビットに第２の被乗数デ
ータを入力する。
【００１４】それら合計４つのデータを各乗算器１〜４
の入力端子Ｙ０〜Ｙ３と、各入力端子Ｘ０〜Ｘ３に入力
する。その結果、各乗算器１〜４でｎ×ｍビット乗算が
並列に行われる。第１の乗算器１では第１の乗数データ
と第１の被乗数データの乗算が行われ、第２の乗算器２
では第２の乗数データと第１の被乗数データの乗算が行
われ、第３の乗算器３では第１の乗数データと第２の被
乗数データの乗算が行われ、第４の乗算器４では第２の
乗数データと第２の被乗数データの乗算が行われる。
の入力端子Ｙ０〜Ｙ３と、各入力端子Ｘ０〜Ｘ３に入力
する。その結果、各乗算器１〜４でｎ×ｍビット乗算が
並列に行われる。第１の乗算器１では第１の乗数データ
と第１の被乗数データの乗算が行われ、第２の乗算器２
では第２の乗数データと第１の被乗数データの乗算が行
われ、第３の乗算器３では第１の乗数データと第２の被
乗数データの乗算が行われ、第４の乗算器４では第２の
乗数データと第２の被乗数データの乗算が行われる。
【００１５】なお、このｎ×ｍビット乗算の場合には、
第１のレジスタ５及び第３のレジスタ７の出力と、第２
のレジスタ６及び第４のレジスタ８の出力とが、それそ
れ出力バスｂを介して出力されるようになっている。即
ち、第１〜第４の乗算器１〜４の各乗算結果が、第１〜
第４の各レジスタ５〜８を介して、出力バスｂに時分割
に随時出力されるため、ｎ×ｍビット乗算を並列に行う
ことができる。
第１のレジスタ５及び第３のレジスタ７の出力と、第２
のレジスタ６及び第４のレジスタ８の出力とが、それそ
れ出力バスｂを介して出力されるようになっている。即
ち、第１〜第４の乗算器１〜４の各乗算結果が、第１〜
第４の各レジスタ５〜８を介して、出力バスｂに時分割
に随時出力されるため、ｎ×ｍビット乗算を並列に行う
ことができる。
【００１６】
【発明の効果】このように本発明によれば、２ｎ×２ｍ
ビット乗算器を４つのｎ×ｍビット乗算器で構成し、各
ｎ×ｍビット乗算器毎に各乗算結果を保持するレジスタ
を設けて、２ｎ×２ｍビット乗算の乗数・被乗数の上位
・下位の各半分同士を、上位・上位、上位・下位、下位
・上位、下位・下位に組み合わせて、それぞれ演算し、
それら演算結果を各乗算器毎に設けられたレジスタを介
して加算器に入力して加算することにより、２ｎ×２ｍ
ビット乗算を行うことができる。また、ｎ×ｍビット乗
算をそれぞれの乗算器で並列に行うことができるため、
単精度乗算及び倍精度演算を切り替えて行い得ると共
に、高速に乗算を行うことができる。
ビット乗算器を４つのｎ×ｍビット乗算器で構成し、各
ｎ×ｍビット乗算器毎に各乗算結果を保持するレジスタ
を設けて、２ｎ×２ｍビット乗算の乗数・被乗数の上位
・下位の各半分同士を、上位・上位、上位・下位、下位
・上位、下位・下位に組み合わせて、それぞれ演算し、
それら演算結果を各乗算器毎に設けられたレジスタを介
して加算器に入力して加算することにより、２ｎ×２ｍ
ビット乗算を行うことができる。また、ｎ×ｍビット乗
算をそれぞれの乗算器で並列に行うことができるため、
単精度乗算及び倍精度演算を切り替えて行い得ると共
に、高速に乗算を行うことができる。
【図１】図１は、本発明の一実施例である２ｎ×２ｍビ
ット乗算回路のブロック図である。
ット乗算回路のブロック図である。
ＢＸ・ＢＹ 入力バス １〜４ 第１〜第４の乗算器 ５〜８ 第１〜第４のレジスタ ９ 加算器 ａ 出力バス ｂ 出力バス
Claims (2)
- 【請求項１】 ２ｎビット幅の第１のバスと、２ｍビッ
ト幅の第２のバスと、前記第１のバスの上位ｎビットと
前記第２のバスの上位ｍビットとの乗算を行う第１の乗
算器と、前記第１のバスの下位ｎビットと前記第２のバ
スの上位ｍビットとの乗算を行う第２の乗算器と、前記
第１のバスの上位ｎビットと前記第２のバスの下位ｍビ
ットとの乗算を行う第３の乗算器と、前記第１のバスの
下位ｎビットと前記第２のバスの下位ｍビットとの乗算
を行う第４の乗算器と、前記第１の乗算器の出力を保持
する第１のレジスタと、前記第２の乗算器の出力を保持
する第２のレジスタと、前記第３の乗算器の出力を保持
する第３のレジスタと、前記第４の乗算器の出力を保持
する第４のレジスタとを有することを特徴とする乗算回
路。 - 【請求項２】 前記第１・第２・第３・第４の乗算器の
各出力を桁合わせを行った後加算する加算器を有するこ
とを特徴とする請求項１に記載の乗算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25478393A JPH0784762A (ja) | 1993-09-17 | 1993-09-17 | 乗算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25478393A JPH0784762A (ja) | 1993-09-17 | 1993-09-17 | 乗算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0784762A true JPH0784762A (ja) | 1995-03-31 |
Family
ID=17269825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25478393A Withdrawn JPH0784762A (ja) | 1993-09-17 | 1993-09-17 | 乗算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0784762A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100428755B1 (ko) * | 2001-08-31 | 2004-04-30 | 주식회사 현대시스콤 | 비트 슬라이스 모듈러 곱셈기 |
| KR100434957B1 (ko) * | 2001-12-31 | 2004-06-09 | 주식회사 하이닉스반도체 | 비트확장성을 갖는 모듈러 곱셈기 |
| WO2019189878A1 (ja) * | 2018-03-30 | 2019-10-03 | 国立研究開発法人理化学研究所 | 演算装置および演算システム |
-
1993
- 1993-09-17 JP JP25478393A patent/JPH0784762A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100428755B1 (ko) * | 2001-08-31 | 2004-04-30 | 주식회사 현대시스콤 | 비트 슬라이스 모듈러 곱셈기 |
| KR100434957B1 (ko) * | 2001-12-31 | 2004-06-09 | 주식회사 하이닉스반도체 | 비트확장성을 갖는 모듈러 곱셈기 |
| WO2019189878A1 (ja) * | 2018-03-30 | 2019-10-03 | 国立研究開発法人理化学研究所 | 演算装置および演算システム |
| JPWO2019189878A1 (ja) * | 2018-03-30 | 2021-04-08 | 国立研究開発法人理化学研究所 | 演算装置および演算システム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001128 |