JPS63623A

JPS63623A - 乗算器

Info

Publication number: JPS63623A
Application number: JP61143457A
Authority: JP
Inventors: Kazuhiro Chiba; 千葉　和弘; Noriko Kojima; 小島　典子
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1986-06-19
Filing date: 1986-06-19
Publication date: 1988-01-05

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、デジタル・メモリー装置を使用した乗算器
に関するものである。

〔従来の技術〕

従来のデジタル・メモリー装置の中のリード・オンリー
・メモリ　（ＲＯＭ）を使用した乗算器の例として、特
公昭６０〜３６４８号に記載のものがある。

第５図は、その概略図である。図中、１００〜１０３は
同一容量で、部分積をデータとして収納したＲＯＭ１０
〜ＲＯＭ１３．１０４は所定の桁上げを実行してＲＯＭ
Ｉ　Ｏ（１００）〜ＲＯＭ１３（１０３）の部分積を加
算する加算器である。

次に動作について説明する。まず、乗算法について述べ
る。被乗数Ｘ１乗数Ｙをそれぞれ８ビツトとし、Ｘ＝Ｘｕ　・２’　　＋Ｘ、、ｙ＝Ｙｕ　　・２’　　
＋ＹＬと４ビット単位で２項分解すれば、積Ｐは、Ｐ＝
＝Ｘ−Ｙ＝Ｘｕ　　−Ｙｕ　・２’　＋Ｘｕ　　−ＹＬ
　　’２’　＋ＸＬ　　−ＹＬＩ　　・２’　＋ＸＬ　
　・ＹＬ・・・（１）から求まる。ここで、ＸＩＪ−Ｙ
ｕ、ＸＬｌ　−ＹＬ。

ＸＬ　・Ｙｕ　、Ｘｔ　　’　ＹＬは８ビツト長の部分
積であり、２８と２４は８ないし４ビツトの桁上げ量を
示している。そこで、各４ビツトのＸＬＩとＹｕの合成
信号をＲＯＭｌ０　　（１００）のアドレス信号端子に
入力し、あらかじめアドレス信号に対応した位置に８ビ
ツトの部分積を収納しておけば、ＲＯＭのテーブル変換
により求める部分４ＲＸ　ｕ　　・Ｙｕが得られる。他
の３つの部分積も同様にして求まる。これらの部分積を
（１）式に従って加算器１０４で加算すれば、１６ビツ
ト長の積Ｐが得られる。

ところで、画像処理にこの乗算器を使用する場合には、
１６ビツト長の積Ｐは不要であり、８ビット長稈度にま
るめ処理を実施する必要があり、後段にまるめ処理手段
を付加しなければならない。

〔発明が解決しようとする問題点〕

従来のデジタル・メモリー装置を使用した乗算器は以上
のように構成されており、積Ｐのまるめ処理手段を付加
しなければ真の求める乗算結果が得られないと、いう問
題点があるばかりでなく、正負数を含む２の補数表示形
式のデータの乗算が実行できないという問題点もあった
。

この発明は上記のような問題点を解消するためになされ
たもので、後段のまるめ処理手段を必要とせず、しかも
正数表示と２の補数表示の全てのデータの組合せについ
ての乗算を選択的に実行することのできる汎用性の高い
デジタル・メモリー装置を使用した乗算器を得ることを
目的とする。

〔問題点を解決するための手段〕

この発明に係る乗算器は、２の補数表示データの正数化
を行い、該正数化された２つのデータの乗算結果をデジ
タル・メモリー装置で求め、該乗算結果に乗算モードに
応じた乗算補正を行なうようにしたものである。

〔作用〕

この発明においては、２の補数表示データを正数化した
のち、正数同士の乗算を行い、乗算モードに応じた乗算
補正を行うようにしたので、正数と２の補数のすべての
組合せに対し乗算を行うことができる。

〔実施例〕

以下、この発明の一実施例を図について説明する。まず
基本となる（正数）×（正ｒａ＞、（正数）×（２の補
数）および（２の補数）×（正数）、（２の補数）×（
２の補数）の場合での乗算式を示す。（正数）×（正数
）の乗算式は従来項で説明した（１）式であり補正を必
要としない。（正数）×（２の補数）の乗算式は、本出
願人の先行発明（特願昭６１−７７４１１号）に記載し
ているが、Ｘを正数、Ｙを２の補数と仮定してと一般式で表現し、積ＰはＰ＝Ｘ　　・　Ｙｌ　　＋７”　・　２１１１−１＋２
１″＋″−１＋２１１−１　　・・・（２）ここでＹｌ
　＝Ｙ＋２’−’ となる。

（２の補数）×（２の補数）の乗算式は、やはり本件出
願人の先行発明（特願昭６０−１７４４８８号および６
０−１８７１３３号）に記載しているが、ＸとＹをＹ　
＝　−ｙ　、　　、　２ｆｆｉ−１＋ΣＶＬ　・２’　
＝Ｙ＋　　　２”−’と表現して、積Ｐはｐ＝ｘ、　　・Ｙｌ　＋又、・２Ｎ−１＋Ｙｌ　・２″
−１＋２　＠−１＋　２１１−１　＋　２　ｍ＋＋″−
２・・・（３）ここでＸＩ　＝Ｘ＋２’−’　、　Ｙｌ
　＝Ｙ＋２１′−１となる０以上の（１１，（２１，（
３）の−般式をｎ　＝　ｍ　＝　３ビツトとすれば、そ
れぞれ順にＰ＝Ｘ　−Ｙ　　　　　　　　　　　　　　　　　　・
・・（４）Ｐ＝Ｘ−Ｙｌ　＋又・２７　＋　２１％＋２
ｊ　　　　　　・・・（５）Ｐ＝Ｘ、　　・Ｙｌ　＋ｘ
＋　　・２’　＋ＶＩ　　・２　’Ｔ　＋２１４　＋　
２１１・・・（６）となる。ここで、Ｘ、ＹとＸ、、Ｙ、の関係は、例えば
２の補数表現形式のＸに２’　−２’　　（＝Ｏ）を加
算して書きなおして、としており、Ｘの極性符号を反転したものがＸｌとなっ
ている。ＹとＹｌの関係も同様である。（４）。

（５）、　（６）式中のＸ　’　Ｙ、　Ｘ　’　Ｙｌ　
、　Ｘｔ　　・Ｙ、は１６ビツト長の乗算結果であり、
これを８ビツトにまるめ処理をした結果をＰｌとすれば
、（４）、　（５１゜（６）式は、Ｐ＃Ｐ、　　　　　　　　　　　　　　　　　　　　・
・・（７）ｐ＝Ｐ、＋Ｘ・２’　＋２１’＋２’　　　
　　　　　　−ｆ８）ｐ＝ｐ、　　十又、　・　２フ　
＋Ｙ、　　・　２？　＋２目＋２１′　・・・（９）と
なる。つまり、乗算モードに応じた乗算結果Ｐ。

を求め、乗算モードに応じた乗算補正を選択的に実行す
れば、すべてのモードの乗算が可能となる。

第１図は、本発明の一実施例による乗算器を示す０図中
、ｌと２は被乗数Ｘと乗数Ｙの極性符号部を選択的に反
転する、例えは排他的論理和（ＥＸ、−０Ｒ）ゲートな
どで構成した正数化手段としてのビット反転器、３は求
めるビット長の乗算結果Ｐ１を収納したＲＯＭＩ、４は
乗算モードに応じた補正データαを生成する乗算補正手
段、５は乗算結果Ｐ、と補正データαを全加算する加算
器であり、他にモード指定信号Ｍ（ＸＭとＹ）ｌ）が入
力されている。

次にこの回路の動作について説明する。

ＸとＹの極性符号部をビット反転器１と２の一方の端子
に入力し、それらが正数表示か２の補数表示かを示すｘ
ｏとＹＭ　　（ＸＭ　、ＹＭとも正数表示のとき“０゛
、２の補数表示のとき“１”とする）をそれぞれ図示の
ように他端子に入力すれば、ＸＭ、ＹＭが“１”のとき
ビット反転し、“Ｏ”のときは反転されずに出力される
。この処理で、ＸとＹはそれぞれＸもしくはＸ１１およ
びＹもしくはＹｌになり、すべてのデータが正数化され
る。

これら２系統のデータは、ＲＯＭ　Ｉ　Ｔ３）と乗算補
正回路４に入力される。ＲＯＭ　１　（３）は、これら
２系統のデータを合成してアドレス信号となし、アドレ
ス信号に対応した位置に収納されている求めるビット長
の乗算結果Ｐ、を出力する。−方、乗算補正回路４は乗
算モードに応じた補正データαを生成する。加算器５は
、これら２つのデータＰ＋とαを同位桁どうしで全加算
して最終結果Ｐを出力する。ここで、乗算補正回路４は
ＲＯＭでも実現できるが、図示のようにアドレス数が１
８本必要であり、ハード量を削減する必要がある。　第
２図は乗算補正回路４をゲートで構成した一例を示し、
第３図は乗算モードと乗算式および補正式の関係を示し
たものである。第２図において、１１と１２はすべての
ビットを反転するインバータ、１３と１４はともに乗算
モードに応じて“ＯＯ″Ｈ（Ｈは１６進表示を示し、こ
の場合“００゛は８ビツトとなる）もしくはインバータ
１１．１２の出力信号をそのまま出力するＡＮＤ回路群
（選択手段）、１５は８ビツトの全加算器であり、ＡＮ
Ｄ回路群１３の出力とＡＮＤ回路群１４の出力の加算を
おこなう。また、この全加算器１５には信号１−７　ｃ
がキャリー入力Ｃｉとして入力され、モードｒＢＪ、ｒ
ｃＪ及びｒＤＪにおいて、このキャリー入力によって２
７の加算をおこなう、この全加算器１５は、２７〜２１
４桁の加算をおこなう。

１６は８ビツトの全加算器であり、主に補正項の加算、
つまり２８〜２＋５桁の加算をおこなう。

モードｒＢＪ、ｒｃ」において、信号１７ａにより２　
＋５の加算を、モードｒＤＪにおいて信号１７ｂにより
２１４の加算をおこなう。また、信号１７ｂの出力を全
加算器１５の２７桁の出力とＡＮＤ回路１８でＡＮＤを
とることにより、２１１桁への桁上げを生成し、全加算
器１６のキャリー入力Ｃ１に入力することに足り、２“
〜２“５桁の出力を補正式αと同等のものとする。オア
ゲート１９は補正式αの２７桁の出力を出力するもので
あり、２７ビツトを使用する場合に用いればよい。

次にこの回路の動作について説明する。

乗算モードｒＡＪでは補正量α＝０にする必要がある。

ｘ、＝”ｏ”、　　Ｙ、！　＝“０”であり、ＡＮＤ回
路群１３と１４の各出力はともに００”Ｈ，ゲート回路
１７の出力もすべて“０”となるので、全加算器１５と
１６及びＯＲゲート１９のすべての出力が“０”となり
、要件を満たす。

次に乗算モード「Ｂ」では、Ｘ、＝“０”、Ｙ、１＝″
１”であり、ＡＮＤ回路群１３の出力はインバータ１１
の出力Ｘとなり、ＡＮＤ回路群１４の出力は“００”Ｈ
となり、ゲート回路１７の１７ａ出力は“１゛すなわち
１・２１５を指示し、１７ｂ出力は“０”すなわち０・
２＋４＋０・２７を指示し、１７Ｃ出力は“１”すなわ
ち１・２１を指示するものとなる。その結果全加算器１
５を経た全加Ｘ器１６の出力及びオアゲート１９の出力
によるαは（Ｙｌｌ）−２７＋２”となる（第４図（ａ
ｌ参照）、モードｒｃＪでも、同様に（’７＋１）　　
・２１　＋　ｌｌ　＋５となる。

次に乗算モードｒＤＪでは、ＡＮＤ回路群１３と１４の
各出力はＸ、、Ｙ、となり、ゲート回路１７の各出力は
０・２”、１・２”＋１・２，１・２７となるので、全
加算器１５を経た全加算器１Ｇの出力及びオアゲー）１
９の出力によるαは（Ｙｌ　　＋’ｉ’ｌ　）２’　＋
２’　＋２”となる。

このように、第２図の回路構成によって第３図の４つの
乗算モードのすべての乗算補正値の生成が可能になる。

このように、第１図と第２図の構成を結合して用いるこ
とにより、本発明の目的とする乗算を行うことができる
。なお、第２図中のＡＮＤ回路群１３．１４、及びゲー
ト回路１７は２入力セレクター回路などにより置換でき
る。

第４図は、上記乗算処理中の乗算モード「Ｂ」とｒＤＪ
におけるフル演算値Ｘ−Ｙ＋　、Ｘ＋　　・Ｙｌと８ビ
ツトのまるめ処理結果Ｐ１、およびそれぞれの補正量α
のビット位置関係を示したものであり、同図からＰ、が
９ビツトであれば最も誤差の少ない乗算結果Ｐが得られ
ることが分かる。しかし、実際のＲＯＭは、８ビ・ット
のバイト構成のものが主流であり、もし必要ならばバイ
ト構成ＲＯＭを並列に使用して９ビツト以上に拡張すれ
ば、任意ビット長の乗算結果Ｐが得られる。

なお、本発明においては、上記第１図の実施例以外にも
、乗算補正回路４と加算器５を論理演算装置（Ａ　Ｌ　
Ｕ装置）、あるいはマイクロ・コンピュータで実現する
各実施例などを構成できる。

また、上記実施例では、乗算結果Ｐ１を得る手段をＲＯ
Ｍを用いて構成したが、これはデータ・メモリ機能があ
ればＲＡＭ、あるいはバブル・メモリなどにより構成し
てもよい。

〔発明の効果〕

以上のように、この発明によれば、乗算器を、被乗数Ｘ
と乗数Ｙを乗算モードに応じて正数化する手段と、該正
数化手段の出力を用いて乗算結果を得るメモリー装置と
、該メモリー装置から得られた乗算結果を乗算モードに
応じて補正する乗算補正手段とにより構成したので、安
価なメモリ装置と少量のハード装置もしくはソフト・ウ
ェア手段とを結合して全ての乗算を実行可能な、画像処
理に好適な乗算器が得られる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例による乗算器を示すブロック
図、第２図は乗算モードに対応した乗算補正値を生成す
る乗算補正手段の一例を示す図、第３図は乗算モードと
乗算式及び補正式との関係を示す表を示す図、第４図は
乗算補正時のビット位置関係を説゛明するための図、第
５図は従来の乗算器の一例を示す図である。図中、■と２はビット反転器（正数化手段）、３は乗算
結果Ｐ１を収納したＲＯＭＩ、４は乗算補正値を生成す
る手段、５は加算器、１１と１２はインバータ（ビット
反転手段）、１３と１４はＡＮｏ回路群（ｉ！！択手段
）、１５と１６は加ｎ器、１７はゲート回路、１８はＡ
ＮＤ回路、１９はＥＯ−ＯＲ回路、１００〜１０３は部
分積を収納したＲＯＭ１０〜ＲＯＭ１３，１０４は加算
器である。なお図中間−符月は同−又は相当部分を示す。

Claims

【特許請求の範囲】

（１）正数もしくは２の補数で表現された被乗数Ｘと乗
数Ｙとを乗算する乗算器において、２の補数で表現されたデータを正数に変換する正数化手
段と、正数表示の２つのデータを合成して得られるアドレスに
該２つのデータの乗算結果を記憶しており、アドレス入
力に応じて該乗算結果を出力するデジタル・メモリー装
置と、（正数）×（正数）、（正数）×（２の補数）（２の補
数）×（正数）、（２の補数）×（２の補数）の各乗算
モードに応じて２の補数の正数化にともなう乗算補正を
行う乗算補正手段と、上記乗算補正手段で得られた乗算
補正値と上記デジタル・メモリー装置から求めた乗算結
果とを加算して最終の乗算結果を出力する加算手段を備
え、上記４つの乗算モードのいずれをも選択的に実行できる
ようにしたことを特徴とする乗算器。
（２）上記デジタル・メモリー装置に収納されたデータ
が、まるめ演算された所定のビット長からなるデータで
あることを特徴とする特許請求の範囲第１項記載の乗算
器。
（３）上記乗算補正手段として、論理演算装置（ＡＬＵ
装置）を使用したことを特徴とする特許請求の範囲第１
項記載の乗算器。
（４）上記乗算補正手段として、マイクロコンピュータ
を使用したことを特徴とする特許請求の範囲第１項記載
の乗算器、
（５）上記乗算補正手段が、２つのデータのビットを反
転するビット反転手段、上記ビット反転手段の出力信号
とオール“０”信号のいずれかを乗算モードに応じて選
択的に発生する選択手段、固定数値を発生する固定数値
発生手段、および上記選択手段の出力と固定数値発生手
段の出力とを合成加算する合成加算手段からなることを
特徴とする特許請求の範囲第１項記載の乗算器。