JPS63623A - 乗算器 - Google Patents
乗算器Info
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- JPS63623A JPS63623A JP61143457A JP14345786A JPS63623A JP S63623 A JPS63623 A JP S63623A JP 61143457 A JP61143457 A JP 61143457A JP 14345786 A JP14345786 A JP 14345786A JP S63623 A JPS63623 A JP S63623A
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- 230000000295 complement effect Effects 0.000 claims abstract description 23
- 238000006243 chemical reaction Methods 0.000 claims description 5
- 230000002194 synthesizing effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 101100087530 Caenorhabditis elegans rom-1 gene Proteins 0.000 description 1
- 101100305983 Mus musculus Rom1 gene Proteins 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 230000006386 memory function Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、デジタル・メモリー装置を使用した乗算器
に関するものである。
に関するものである。
従来のデジタル・メモリー装置の中のリード・オンリー
・メモリ (ROM)を使用した乗算器の例として、特
公昭60〜3648号に記載のものがある。
・メモリ (ROM)を使用した乗算器の例として、特
公昭60〜3648号に記載のものがある。
第5図は、その概略図である。図中、100〜103は
同一容量で、部分積をデータとして収納したROM10
〜ROM13.104は所定の桁上げを実行してROM
I O(100)〜ROM13(103)の部分積を加
算する加算器である。
同一容量で、部分積をデータとして収納したROM10
〜ROM13.104は所定の桁上げを実行してROM
I O(100)〜ROM13(103)の部分積を加
算する加算器である。
次に動作について説明する。まず、乗算法について述べ
る。被乗数X1乗数Yをそれぞれ8ビツトとし、 X=Xu ・2’ +X、、y=Yu ・2’
+YLと4ビット単位で2項分解すれば、積Pは、P=
=X−Y=Xu −Yu ・2’ +Xu −YL
’2’ +XL −YLI ・2’ +XL
・YL・・・(1)から求まる。ここで、XIJ−Y
u、XLl −YL。
る。被乗数X1乗数Yをそれぞれ8ビツトとし、 X=Xu ・2’ +X、、y=Yu ・2’
+YLと4ビット単位で2項分解すれば、積Pは、P=
=X−Y=Xu −Yu ・2’ +Xu −YL
’2’ +XL −YLI ・2’ +XL
・YL・・・(1)から求まる。ここで、XIJ−Y
u、XLl −YL。
XL ・Yu 、Xt ’ YLは8ビツト長の部分
積であり、28と24は8ないし4ビツトの桁上げ量を
示している。そこで、各4ビツトのXLIとYuの合成
信号をROMl0 (100)のアドレス信号端子に
入力し、あらかじめアドレス信号に対応した位置に8ビ
ツトの部分積を収納しておけば、ROMのテーブル変換
により求める部分4RX u ・Yuが得られる。他
の3つの部分積も同様にして求まる。これらの部分積を
(1)式に従って加算器104で加算すれば、16ビツ
ト長の積Pが得られる。
積であり、28と24は8ないし4ビツトの桁上げ量を
示している。そこで、各4ビツトのXLIとYuの合成
信号をROMl0 (100)のアドレス信号端子に
入力し、あらかじめアドレス信号に対応した位置に8ビ
ツトの部分積を収納しておけば、ROMのテーブル変換
により求める部分4RX u ・Yuが得られる。他
の3つの部分積も同様にして求まる。これらの部分積を
(1)式に従って加算器104で加算すれば、16ビツ
ト長の積Pが得られる。
ところで、画像処理にこの乗算器を使用する場合には、
16ビツト長の積Pは不要であり、8ビット長稈度にま
るめ処理を実施する必要があり、後段にまるめ処理手段
を付加しなければならない。
16ビツト長の積Pは不要であり、8ビット長稈度にま
るめ処理を実施する必要があり、後段にまるめ処理手段
を付加しなければならない。
従来のデジタル・メモリー装置を使用した乗算器は以上
のように構成されており、積Pのまるめ処理手段を付加
しなければ真の求める乗算結果が得られないと、いう問
題点があるばかりでなく、正負数を含む2の補数表示形
式のデータの乗算が実行できないという問題点もあった
。
のように構成されており、積Pのまるめ処理手段を付加
しなければ真の求める乗算結果が得られないと、いう問
題点があるばかりでなく、正負数を含む2の補数表示形
式のデータの乗算が実行できないという問題点もあった
。
この発明は上記のような問題点を解消するためになされ
たもので、後段のまるめ処理手段を必要とせず、しかも
正数表示と2の補数表示の全てのデータの組合せについ
ての乗算を選択的に実行することのできる汎用性の高い
デジタル・メモリー装置を使用した乗算器を得ることを
目的とする。
たもので、後段のまるめ処理手段を必要とせず、しかも
正数表示と2の補数表示の全てのデータの組合せについ
ての乗算を選択的に実行することのできる汎用性の高い
デジタル・メモリー装置を使用した乗算器を得ることを
目的とする。
この発明に係る乗算器は、2の補数表示データの正数化
を行い、該正数化された2つのデータの乗算結果をデジ
タル・メモリー装置で求め、該乗算結果に乗算モードに
応じた乗算補正を行なうようにしたものである。
を行い、該正数化された2つのデータの乗算結果をデジ
タル・メモリー装置で求め、該乗算結果に乗算モードに
応じた乗算補正を行なうようにしたものである。
この発明においては、2の補数表示データを正数化した
のち、正数同士の乗算を行い、乗算モードに応じた乗算
補正を行うようにしたので、正数と2の補数のすべての
組合せに対し乗算を行うことができる。
のち、正数同士の乗算を行い、乗算モードに応じた乗算
補正を行うようにしたので、正数と2の補数のすべての
組合せに対し乗算を行うことができる。
以下、この発明の一実施例を図について説明する。まず
基本となる(正数)×(正ra>、(正数)×(2の補
数)および(2の補数)×(正数)、(2の補数)×(
2の補数)の場合での乗算式を示す。(正数)×(正数
)の乗算式は従来項で説明した(1)式であり補正を必
要としない。(正数)×(2の補数)の乗算式は、本出
願人の先行発明(特願昭61−77411号)に記載し
ているが、Xを正数、Yを2の補数と仮定して と一般式で表現し、積Pは P=X ・ Yl +7” ・ 2111−1+2
1″+″−1+211−1 ・・・(2)ここでYl
=Y+2’−’ となる。
基本となる(正数)×(正ra>、(正数)×(2の補
数)および(2の補数)×(正数)、(2の補数)×(
2の補数)の場合での乗算式を示す。(正数)×(正数
)の乗算式は従来項で説明した(1)式であり補正を必
要としない。(正数)×(2の補数)の乗算式は、本出
願人の先行発明(特願昭61−77411号)に記載し
ているが、Xを正数、Yを2の補数と仮定して と一般式で表現し、積Pは P=X ・ Yl +7” ・ 2111−1+2
1″+″−1+211−1 ・・・(2)ここでYl
=Y+2’−’ となる。
(2の補数)×(2の補数)の乗算式は、やはり本件出
願人の先行発明(特願昭60−174488号および6
0−187133号)に記載しているが、XとYをY
= −y 、 、 2ffi−1+ΣVL ・2’
=Y+ 2”−’と表現して、積Pは p=x、 ・Yl +又、・2N−1+Yl ・2″
−1+2 @−1+ 211−1 + 2 m++″−
2・・・(3)ここでXI =X+2’−’ 、 Yl
=Y+21′−1となる0以上の(11,(21,(
3)の−般式をn = m = 3ビツトとすれば、そ
れぞれ順に P=X −Y ・
・・(4)P=X−Yl +又・27 + 21%+2
j ・・・(5)P=X、 ・Yl +x
+ ・2’ +VI ・2 ’T +214 +
211・・・(6) となる。ここで、X、YとX、、Y、の関係は、例えば
2の補数表現形式のXに2’ −2’ (=O)を加
算して書きなおして、 としており、Xの極性符号を反転したものがXlとなっ
ている。YとYlの関係も同様である。(4)。
願人の先行発明(特願昭60−174488号および6
0−187133号)に記載しているが、XとYをY
= −y 、 、 2ffi−1+ΣVL ・2’
=Y+ 2”−’と表現して、積Pは p=x、 ・Yl +又、・2N−1+Yl ・2″
−1+2 @−1+ 211−1 + 2 m++″−
2・・・(3)ここでXI =X+2’−’ 、 Yl
=Y+21′−1となる0以上の(11,(21,(
3)の−般式をn = m = 3ビツトとすれば、そ
れぞれ順に P=X −Y ・
・・(4)P=X−Yl +又・27 + 21%+2
j ・・・(5)P=X、 ・Yl +x
+ ・2’ +VI ・2 ’T +214 +
211・・・(6) となる。ここで、X、YとX、、Y、の関係は、例えば
2の補数表現形式のXに2’ −2’ (=O)を加
算して書きなおして、 としており、Xの極性符号を反転したものがXlとなっ
ている。YとYlの関係も同様である。(4)。
(5)、 (6)式中のX ’ Y、 X ’ Yl
、 Xt ・Y、は16ビツト長の乗算結果であり、
これを8ビツトにまるめ処理をした結果をPlとすれば
、(4)、 (51゜(6)式は、 P#P、 ・
・・(7)p=P、+X・2’ +21’+2’
−f8)p=p、 十又、 ・ 2フ
+Y、 ・ 2? +2目+21′ ・・・(9)と
なる。つまり、乗算モードに応じた乗算結果P。
、 Xt ・Y、は16ビツト長の乗算結果であり、
これを8ビツトにまるめ処理をした結果をPlとすれば
、(4)、 (51゜(6)式は、 P#P、 ・
・・(7)p=P、+X・2’ +21’+2’
−f8)p=p、 十又、 ・ 2フ
+Y、 ・ 2? +2目+21′ ・・・(9)と
なる。つまり、乗算モードに応じた乗算結果P。
を求め、乗算モードに応じた乗算補正を選択的に実行す
れば、すべてのモードの乗算が可能となる。
れば、すべてのモードの乗算が可能となる。
第1図は、本発明の一実施例による乗算器を示す0図中
、lと2は被乗数Xと乗数Yの極性符号部を選択的に反
転する、例えは排他的論理和(EX、−0R)ゲートな
どで構成した正数化手段としてのビット反転器、3は求
めるビット長の乗算結果P1を収納したROMI、4は
乗算モードに応じた補正データαを生成する乗算補正手
段、5は乗算結果P、と補正データαを全加算する加算
器であり、他にモード指定信号M(XMとY)l)が入
力されている。
、lと2は被乗数Xと乗数Yの極性符号部を選択的に反
転する、例えは排他的論理和(EX、−0R)ゲートな
どで構成した正数化手段としてのビット反転器、3は求
めるビット長の乗算結果P1を収納したROMI、4は
乗算モードに応じた補正データαを生成する乗算補正手
段、5は乗算結果P、と補正データαを全加算する加算
器であり、他にモード指定信号M(XMとY)l)が入
力されている。
次にこの回路の動作について説明する。
XとYの極性符号部をビット反転器1と2の一方の端子
に入力し、それらが正数表示か2の補数表示かを示すx
oとYM (XM 、YMとも正数表示のとき“0゛
、2の補数表示のとき“1”とする)をそれぞれ図示の
ように他端子に入力すれば、XM、YMが“1”のとき
ビット反転し、“O”のときは反転されずに出力される
。この処理で、XとYはそれぞれXもしくはX11およ
びYもしくはYlになり、すべてのデータが正数化され
る。
に入力し、それらが正数表示か2の補数表示かを示すx
oとYM (XM 、YMとも正数表示のとき“0゛
、2の補数表示のとき“1”とする)をそれぞれ図示の
ように他端子に入力すれば、XM、YMが“1”のとき
ビット反転し、“O”のときは反転されずに出力される
。この処理で、XとYはそれぞれXもしくはX11およ
びYもしくはYlになり、すべてのデータが正数化され
る。
これら2系統のデータは、ROM I T3)と乗算補
正回路4に入力される。ROM 1 (3)は、これら
2系統のデータを合成してアドレス信号となし、アドレ
ス信号に対応した位置に収納されている求めるビット長
の乗算結果P、を出力する。−方、乗算補正回路4は乗
算モードに応じた補正データαを生成する。加算器5は
、これら2つのデータP+とαを同位桁どうしで全加算
して最終結果Pを出力する。ここで、乗算補正回路4は
ROMでも実現できるが、図示のようにアドレス数が1
8本必要であり、ハード量を削減する必要がある。 第
2図は乗算補正回路4をゲートで構成した一例を示し、
第3図は乗算モードと乗算式および補正式の関係を示し
たものである。第2図において、11と12はすべての
ビットを反転するインバータ、13と14はともに乗算
モードに応じて“OO″H(Hは16進表示を示し、こ
の場合“00゛は8ビツトとなる)もしくはインバータ
11.12の出力信号をそのまま出力するAND回路群
(選択手段)、15は8ビツトの全加算器であり、AN
D回路群13の出力とAND回路群14の出力の加算を
おこなう。また、この全加算器15には信号1−7 c
がキャリー入力Ciとして入力され、モードrBJ、r
cJ及びrDJにおいて、このキャリー入力によって2
7の加算をおこなう、この全加算器15は、27〜21
4桁の加算をおこなう。
正回路4に入力される。ROM 1 (3)は、これら
2系統のデータを合成してアドレス信号となし、アドレ
ス信号に対応した位置に収納されている求めるビット長
の乗算結果P、を出力する。−方、乗算補正回路4は乗
算モードに応じた補正データαを生成する。加算器5は
、これら2つのデータP+とαを同位桁どうしで全加算
して最終結果Pを出力する。ここで、乗算補正回路4は
ROMでも実現できるが、図示のようにアドレス数が1
8本必要であり、ハード量を削減する必要がある。 第
2図は乗算補正回路4をゲートで構成した一例を示し、
第3図は乗算モードと乗算式および補正式の関係を示し
たものである。第2図において、11と12はすべての
ビットを反転するインバータ、13と14はともに乗算
モードに応じて“OO″H(Hは16進表示を示し、こ
の場合“00゛は8ビツトとなる)もしくはインバータ
11.12の出力信号をそのまま出力するAND回路群
(選択手段)、15は8ビツトの全加算器であり、AN
D回路群13の出力とAND回路群14の出力の加算を
おこなう。また、この全加算器15には信号1−7 c
がキャリー入力Ciとして入力され、モードrBJ、r
cJ及びrDJにおいて、このキャリー入力によって2
7の加算をおこなう、この全加算器15は、27〜21
4桁の加算をおこなう。
16は8ビツトの全加算器であり、主に補正項の加算、
つまり28〜2+5桁の加算をおこなう。
つまり28〜2+5桁の加算をおこなう。
モードrBJ、rc」において、信号17aにより2
+5の加算を、モードrDJにおいて信号17bにより
214の加算をおこなう。また、信号17bの出力を全
加算器15の27桁の出力とAND回路18でANDを
とることにより、211桁への桁上げを生成し、全加算
器16のキャリー入力C1に入力することに足り、2“
〜2“5桁の出力を補正式αと同等のものとする。オア
ゲート19は補正式αの27桁の出力を出力するもので
あり、27ビツトを使用する場合に用いればよい。
+5の加算を、モードrDJにおいて信号17bにより
214の加算をおこなう。また、信号17bの出力を全
加算器15の27桁の出力とAND回路18でANDを
とることにより、211桁への桁上げを生成し、全加算
器16のキャリー入力C1に入力することに足り、2“
〜2“5桁の出力を補正式αと同等のものとする。オア
ゲート19は補正式αの27桁の出力を出力するもので
あり、27ビツトを使用する場合に用いればよい。
次にこの回路の動作について説明する。
乗算モードrAJでは補正量α=0にする必要がある。
x、=”o”、 Y、! =“0”であり、AND回
路群13と14の各出力はともに00”H,ゲート回路
17の出力もすべて“0”となるので、全加算器15と
16及びORゲート19のすべての出力が“0”となり
、要件を満たす。
路群13と14の各出力はともに00”H,ゲート回路
17の出力もすべて“0”となるので、全加算器15と
16及びORゲート19のすべての出力が“0”となり
、要件を満たす。
次に乗算モード「B」では、X、=“0”、Y、1=″
1”であり、AND回路群13の出力はインバータ11
の出力Xとなり、AND回路群14の出力は“00”H
となり、ゲート回路17の17a出力は“1゛すなわち
1・215を指示し、17b出力は“0”すなわち0・
2+4+0・27を指示し、17C出力は“1”すなわ
ち1・21を指示するものとなる。その結果全加算器1
5を経た全加X器16の出力及びオアゲート19の出力
によるαは(Yll)−27+2”となる(第4図(a
l参照)、モードrcJでも、同様に(’7+1)
・21 + ll +5となる。
1”であり、AND回路群13の出力はインバータ11
の出力Xとなり、AND回路群14の出力は“00”H
となり、ゲート回路17の17a出力は“1゛すなわち
1・215を指示し、17b出力は“0”すなわち0・
2+4+0・27を指示し、17C出力は“1”すなわ
ち1・21を指示するものとなる。その結果全加算器1
5を経た全加X器16の出力及びオアゲート19の出力
によるαは(Yll)−27+2”となる(第4図(a
l参照)、モードrcJでも、同様に(’7+1)
・21 + ll +5となる。
次に乗算モードrDJでは、AND回路群13と14の
各出力はX、、Y、となり、ゲート回路17の各出力は
0・2”、1・2”+1・2,1・27となるので、全
加算器15を経た全加算器1Gの出力及びオアゲー)1
9の出力によるαは(Yl +’i’l )2’ +
2’ +2”となる。
各出力はX、、Y、となり、ゲート回路17の各出力は
0・2”、1・2”+1・2,1・27となるので、全
加算器15を経た全加算器1Gの出力及びオアゲー)1
9の出力によるαは(Yl +’i’l )2’ +
2’ +2”となる。
このように、第2図の回路構成によって第3図の4つの
乗算モードのすべての乗算補正値の生成が可能になる。
乗算モードのすべての乗算補正値の生成が可能になる。
このように、第1図と第2図の構成を結合して用いるこ
とにより、本発明の目的とする乗算を行うことができる
。なお、第2図中のAND回路群13.14、及びゲー
ト回路17は2入力セレクター回路などにより置換でき
る。
とにより、本発明の目的とする乗算を行うことができる
。なお、第2図中のAND回路群13.14、及びゲー
ト回路17は2入力セレクター回路などにより置換でき
る。
第4図は、上記乗算処理中の乗算モード「B」とrDJ
におけるフル演算値X−Y+ 、X+ ・Ylと8ビ
ツトのまるめ処理結果P1、およびそれぞれの補正量α
のビット位置関係を示したものであり、同図からP、が
9ビツトであれば最も誤差の少ない乗算結果Pが得られ
ることが分かる。しかし、実際のROMは、8ビ・ット
のバイト構成のものが主流であり、もし必要ならばバイ
ト構成ROMを並列に使用して9ビツト以上に拡張すれ
ば、任意ビット長の乗算結果Pが得られる。
におけるフル演算値X−Y+ 、X+ ・Ylと8ビ
ツトのまるめ処理結果P1、およびそれぞれの補正量α
のビット位置関係を示したものであり、同図からP、が
9ビツトであれば最も誤差の少ない乗算結果Pが得られ
ることが分かる。しかし、実際のROMは、8ビ・ット
のバイト構成のものが主流であり、もし必要ならばバイ
ト構成ROMを並列に使用して9ビツト以上に拡張すれ
ば、任意ビット長の乗算結果Pが得られる。
なお、本発明においては、上記第1図の実施例以外にも
、乗算補正回路4と加算器5を論理演算装置(A L
U装置)、あるいはマイクロ・コンピュータで実現する
各実施例などを構成できる。
、乗算補正回路4と加算器5を論理演算装置(A L
U装置)、あるいはマイクロ・コンピュータで実現する
各実施例などを構成できる。
また、上記実施例では、乗算結果P1を得る手段をRO
Mを用いて構成したが、これはデータ・メモリ機能があ
ればRAM、あるいはバブル・メモリなどにより構成し
てもよい。
Mを用いて構成したが、これはデータ・メモリ機能があ
ればRAM、あるいはバブル・メモリなどにより構成し
てもよい。
以上のように、この発明によれば、乗算器を、被乗数X
と乗数Yを乗算モードに応じて正数化する手段と、該正
数化手段の出力を用いて乗算結果を得るメモリー装置と
、該メモリー装置から得られた乗算結果を乗算モードに
応じて補正する乗算補正手段とにより構成したので、安
価なメモリ装置と少量のハード装置もしくはソフト・ウ
ェア手段とを結合して全ての乗算を実行可能な、画像処
理に好適な乗算器が得られる効果がある。
と乗数Yを乗算モードに応じて正数化する手段と、該正
数化手段の出力を用いて乗算結果を得るメモリー装置と
、該メモリー装置から得られた乗算結果を乗算モードに
応じて補正する乗算補正手段とにより構成したので、安
価なメモリ装置と少量のハード装置もしくはソフト・ウ
ェア手段とを結合して全ての乗算を実行可能な、画像処
理に好適な乗算器が得られる効果がある。
第1図は本発明の一実施例による乗算器を示すブロック
図、第2図は乗算モードに対応した乗算補正値を生成す
る乗算補正手段の一例を示す図、第3図は乗算モードと
乗算式及び補正式との関係を示す表を示す図、第4図は
乗算補正時のビット位置関係を説゛明するための図、第
5図は従来の乗算器の一例を示す図である。 図中、■と2はビット反転器(正数化手段)、3は乗算
結果P1を収納したROMI、4は乗算補正値を生成す
る手段、5は加算器、11と12はインバータ(ビット
反転手段)、13と14はANo回路群(i!!択手段
)、15と16は加n器、17はゲート回路、18はA
ND回路、19はEO−OR回路、100〜103は部
分積を収納したROM10〜ROM13,104は加算
器である。 なお図中間−符月は同−又は相当部分を示す。
図、第2図は乗算モードに対応した乗算補正値を生成す
る乗算補正手段の一例を示す図、第3図は乗算モードと
乗算式及び補正式との関係を示す表を示す図、第4図は
乗算補正時のビット位置関係を説゛明するための図、第
5図は従来の乗算器の一例を示す図である。 図中、■と2はビット反転器(正数化手段)、3は乗算
結果P1を収納したROMI、4は乗算補正値を生成す
る手段、5は加算器、11と12はインバータ(ビット
反転手段)、13と14はANo回路群(i!!択手段
)、15と16は加n器、17はゲート回路、18はA
ND回路、19はEO−OR回路、100〜103は部
分積を収納したROM10〜ROM13,104は加算
器である。 なお図中間−符月は同−又は相当部分を示す。
Claims (5)
- (1)正数もしくは2の補数で表現された被乗数Xと乗
数Yとを乗算する乗算器において、 2の補数で表現されたデータを正数に変換する正数化手
段と、 正数表示の2つのデータを合成して得られるアドレスに
該2つのデータの乗算結果を記憶しており、アドレス入
力に応じて該乗算結果を出力するデジタル・メモリー装
置と、 (正数)×(正数)、(正数)×(2の補数)(2の補
数)×(正数)、(2の補数)×(2の補数)の各乗算
モードに応じて2の補数の正数化にともなう乗算補正を
行う乗算補正手段と、上記乗算補正手段で得られた乗算
補正値と上記デジタル・メモリー装置から求めた乗算結
果とを加算して最終の乗算結果を出力する加算手段を備
え、 上記4つの乗算モードのいずれをも選択的に実行できる
ようにしたことを特徴とする乗算器。 - (2)上記デジタル・メモリー装置に収納されたデータ
が、まるめ演算された所定のビット長からなるデータで
あることを特徴とする特許請求の範囲第1項記載の乗算
器。 - (3)上記乗算補正手段として、論理演算装置(ALU
装置)を使用したことを特徴とする特許請求の範囲第1
項記載の乗算器。 - (4)上記乗算補正手段として、マイクロコンピュータ
を使用したことを特徴とする特許請求の範囲第1項記載
の乗算器、 - (5)上記乗算補正手段が、2つのデータのビットを反
転するビット反転手段、上記ビット反転手段の出力信号
とオール“0”信号のいずれかを乗算モードに応じて選
択的に発生する選択手段、固定数値を発生する固定数値
発生手段、および上記選択手段の出力と固定数値発生手
段の出力とを合成加算する合成加算手段からなることを
特徴とする特許請求の範囲第1項記載の乗算器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61143457A JPS63623A (ja) | 1986-06-19 | 1986-06-19 | 乗算器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61143457A JPS63623A (ja) | 1986-06-19 | 1986-06-19 | 乗算器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63623A true JPS63623A (ja) | 1988-01-05 |
Family
ID=15339148
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61143457A Pending JPS63623A (ja) | 1986-06-19 | 1986-06-19 | 乗算器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63623A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6772186B1 (en) | 1999-07-19 | 2004-08-03 | Renesas Technology Corp. | Multimedia multiply-adder |
JP2007219714A (ja) * | 2006-02-15 | 2007-08-30 | Dainippon Printing Co Ltd | 線形補間演算器およびその設計方法 |
-
1986
- 1986-06-19 JP JP61143457A patent/JPS63623A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6772186B1 (en) | 1999-07-19 | 2004-08-03 | Renesas Technology Corp. | Multimedia multiply-adder |
JP2007219714A (ja) * | 2006-02-15 | 2007-08-30 | Dainippon Printing Co Ltd | 線形補間演算器およびその設計方法 |
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