JP2007219714A - 線形補間演算器およびその設計方法 - Google Patents
線形補間演算器およびその設計方法 Download PDFInfo
- Publication number
- JP2007219714A JP2007219714A JP2006037944A JP2006037944A JP2007219714A JP 2007219714 A JP2007219714 A JP 2007219714A JP 2006037944 A JP2006037944 A JP 2006037944A JP 2006037944 A JP2006037944 A JP 2006037944A JP 2007219714 A JP2007219714 A JP 2007219714A
- Authority
- JP
- Japan
- Prior art keywords
- bit
- bits
- value
- interpolation
- sign
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Image Processing (AREA)
Abstract
【解決手段】 2の補数表現により負数を表現した4ビット値A(ビットa3a2a1a0)およびB(ビットb3b2b1b0)と、小数部のみからなる4ビットの補間割合D(ビットd3d2d1d0)とに基づき補間値Cを求める。C=(1−D)*A+D*Bなる基本式を、ビットdiもしくはその論理反転値eiとの積の和を含み(i=0,1,2,3)、補間値Cの絶対値を示す非符号部と、補間値Cの符号を示す符号部と、によって構成される式に変形する。非符号部の算術演算によりビットc6〜c0の7ビットを生成させ、この非符号部の算術演算によるビットc6の桁からの繰り上がりを考慮して符号部の論理判定を行い、ビットc7を生成させる。得られた8ビットの値C(ビットc7〜c0)のうちの必要有効桁を補間値として出力する。
【選択図】図12
Description
符号を示す最上位ビットからなる符号部と、絶対値を示す(n−1)ビットからなる非符号部と、によって構成され(但し、n≧2)、2の補数表現により負数を表現した合計nビットのデジタルデータとして、最上位ビット側から順に、an−1,an−2,…,a1,a0なるビットを有する補間対象値Aを入力する第1の補間対象値入力手段と、
符号を示す最上位ビットからなる符号部と、絶対値を示す(n−1)ビットからなる非符号部と、によって構成され(但し、n≧2)、2の補数表現により負数を表現した合計nビットのデジタルデータとして、最上位ビット側から順に、bn−1,bn−2,…,b1,b0なるビットを有する補間対象値Bを入力する第2の補間対象値入力手段と、
小数部のみを示すnビットのデジタルデータとして、最上位ビット側から順に、dn−1,dn−2,…,d1,d0なるビットを有する補間割合Dを入力する補間割合入力手段と、
演算式 bn−12−1+(an−1Σi=0〜n−1di2(i−1)+bn−1Σi=0〜n−1ei2(i−1))+(2−n+Σi=0〜n−1ei2(i−1))・Σj=0〜n−2aj2j+Σi=0〜n−1di2(i−n)・Σj=0〜n−2bj2j (但し、eiはdiの論理反転ビット)に基づく演算を行うことにより、最上位ビット側から順に、c2n−2,c2n−3,…,c1,c0なるビットを有する合計(2n−1)ビットのデジタルデータを生成する非符号部演算手段と、
an−1+bn−1なる演算結果(二進表現での0,1,10のいずれか)と、前記非符号部演算手段による演算結果として得られるビットc2n−2の桁からの繰り上がり(二進表現での0,1のいずれか)と、を加算して得られる二進数を求め、求めた二進数が1ビットの場合には当該ビットを、求めた二進数が2ビットの場合には下位側のビットを、それぞれビットc2n−1の値として求める符号部演算手段と、
「最上位ビット側から順に前記各ビットc2n−1,c2n−2,c2n−3,…,c1,c0を羅列してなる合計2nビットのデジタルデータ」もしくは「当該2nビットのデジタルデータのうち必要な有効桁数に相当するデジタルデータ」を、線形補間値Cを示すデジタルデータとして出力する演算値出力手段と、
を設けるようにしたものである。
非符号部演算手段を、
補間割合Dを示すデジタルデータの所定のビットの論理値に基づいて、ビットaiもしくはbi(但し、i=0,1,2,…,(n−1))のいずれかを選択して出力するセレクタと、
ビットaiもしくはbi(但し、i=0,1,2,…,(n−1))、前記セレクタの出力値、もしくは他のカウンタの出力値を入力し、入力した値の加算結果を出力するカウンタと、
によって構成したものである。
符号部演算手段を、
ビットan−1とビットbn−1との排他的論理和を出力する第1のXOR回路と、
非符号部演算手段による演算結果として得られるビットc2n−2の桁からの繰り上がり(二進表現での0,1のいずれか)を示すビットと、前記第1のXOR回路の出力ビットと、の排他的論理和を出力する第2のXOR回路と、
によって構成したものである。
符号を示す最上位ビットからなる符号部と、絶対値を示す(n−1)ビットからなる非符号部と、によって構成され(但し、n≧2)、2の補数表現により負数を表現した合計nビットのデジタルデータとして、最上位ビット側から順に、an−1,an−2,…,a1,a0なるビットを有する補間対象値Aを入力する第1の補間対象値入力手段を設計する段階と、
符号を示す最上位ビットからなる符号部と、絶対値を示す(n−1)ビットからなる非符号部と、によって構成され(但し、n≧2)、2の補数表現により負数を表現した合計nビットのデジタルデータとして、最上位ビット側から順に、bn−1,bn−2,…,b1,b0なるビットを有する補間対象値Bを入力する第2の補間対象値入力手段を設計する段階と、
小数部のみを示すnビットのデジタルデータとして、最上位ビット側から順に、dn−1,dn−2,…,d1,d0なるビットを有する補間割合Dを入力する補間割合入力手段を設計する段階と、
演算式 bn−12−1+(an−1Σi=0〜n−1di2(i−1)+bn−1Σi=0〜n−1ei2(i−1))+(2−n+Σi=0〜n−1ei2(i−1))・Σj=0〜n−2aj2j+Σi=0〜n−1di2(i−n)・Σj=0〜n−2bj2j (但し、eiはdiの論理反転ビット)に基づく演算を行うことにより、最上位ビット側から順に、c2n−2,c2n−3,…,c1,c0なるビットを有する合計(2n−1)ビットのデジタルデータを生成する非符号部演算手段を設計する段階と、
an−1+bn−1なる演算結果(二進表現での0,1,10のいずれか)と、前記非符号部演算手段による演算結果として得られるビットc2n−2の桁からの繰り上がり(二進表現での0,1のいずれか)と、を加算して得られる二進数を求め、求めた二進数が1ビットの場合には当該ビットを、求めた二進数が2ビットの場合には下位側のビットを、それぞれビットc2n−1の値として求める符号部演算手段を設計する段階と、
「最上位ビット側から順に前記各ビットc2n−1,c2n−2,c2n−3,…,c1,c0を羅列してなる合計2nビットのデジタルデータ」もしくは「当該2nビットのデジタルデータのうち必要な有効桁数に相当するデジタルデータ」を、線形補間値Cを示すデジタルデータとして出力する演算値出力手段を設計する段階と、
を行うようにしたものである。
非符号部演算手段を設計する段階で、
補間割合Dを示すデジタルデータの所定のビットの論理値に基づいて、ビットaiもしくはbi(但し、i=0,1,2,…,(n−1))のいずれかを選択して出力するセレクタと、
ビットaiもしくはbi(但し、i=0,1,2,…,(n−1))、前記セレクタの出力値、もしくは他のカウンタの出力値を入力し、入力した値の加算結果を出力するカウンタと、
を用いた設計を行うようにしたものである。
符号部演算手段を設計する段階で、
ビットan−1とビットbn−1との排他的論理和を出力する第1のXOR回路と、
非符号部演算手段による演算結果として得られるビットc2n−2の桁からの繰り上がり(二進表現での0,1のいずれか)を示すビットと、前記第1のXOR回路の出力ビットと、の排他的論理和を出力する第2のXOR回路と、
を用いた設計を行うようにしたものである。
符号を示す最上位ビットからなる符号部と、絶対値を示す(n−1)ビットからなる非符号部と、によって構成され(但し、n≧2)、2の補数表現により負数を表現した合計nビットのデジタルデータとして、最上位ビット側から順に、an−1,an−2,…,a1,a0なるビットを有する補間対象値Aを定義し、
符号を示す最上位ビットからなる符号部と、絶対値を示す(n−1)ビットからなる非符号部と、によって構成され(但し、n≧2)、2の補数表現により負数を表現した合計nビットのデジタルデータとして、最上位ビット側から順に、bn−1,bn−2,…,b1,b0なるビットを有する補間対象値Bを定義し、
小数部のみを示すnビットのデジタルデータとして、最上位ビット側から順に、dn−1,dn−2,…,d1,d0なるビットを有する補間割合Dを定義し、
演算式 C=−(an−1+bn−1)2n−1+bn−12−1+(an−1Σi=0〜n−1di2(i−1)+bn−1Σi=0〜n−1ei2(i−1))+(2−n+Σi=0〜n−1ei2(i−1))・Σj=0〜n−2aj2j+Σi=0〜n−1di2(i−n)・Σj=0〜n−2bj2j (但し、eiはdiの論理反転ビット)で定義される乗算および加算を行うことにより線形補間値Cが得られるように演算器を構成する設計を行うようにしたものである。
はじめに、一般的な線形補間の基本概念と、デジタルデータにおける一般的な負数表現について簡単に説明しておく。図1は、線形補間演算の基本概念を示すグラフである。図示の例は、x軸上に区間0〜1が設定されており、その両端点においてのみ関数f(x)の値が定義されている場合に、区間0〜1内の任意の位置xにおける関数値を線形補間により求める方法を示している。具体的には、f(0)=A、f(1)=Bである場合に、0≦x≦1の範囲内にある任意のxについての関数値f(x)=Cの値を、数値A,Bを用いた補間演算により求めることになる。
2つの補間対象値AおよびBについての線形補間は、補間割合をD(但し、0≦D<1)としたときに、C=(1−D)*A+D*Bなる基本式に基づく演算で実行されることは既に述べたとおりである。そこで、まず、二進数で表現されたデジタルデータに、この基本式を適用することを考えてみよう。
A=−an−12n−1+an−22n−2+……+a121+a020
=−an−12n−1+Σj=0〜n−2aj2j
なる式が示されている(なお、本願特許請求の範囲および明細書本文では、電子出願の制約上、総和を示す算術演算子Σの下に記載すべきパラメータαおよびΣの上に記載すべきパラメータβを、Σα〜βのような下付き添字として記載することにする)。この(式1)におけるan−1,an−2,…,a1,a0は、数値Aをnビットからなる二進数として表現した場合の各ビット(0または1)に相当するものであり、an−1が最上位ビット(1番左側のビット)、a0が最下位ビット(1番右側のビット)である。上述したとおり、最上位ビットは符号部を構成することになるため、(式1)の右辺第1項である「−an−12n−1」は符号部となり、残りの項である「Σj=0〜n−2aj2j」は非符号部となる。
A=−0*23+1*22+1*21+1*20=+7
となる。一方、負の数の場合、A=−7を二進表現にすると、図2の表から「1001」であるから、a3=1,a2=0,a1=0,a0=1となるが、これを(式1)において、n=4とした式に当てはめてみれば、
A=−1*23+0*22+0*21+1*20=−7
となる。符号部の項にマイナスがついているのは、このように負の数の場合に、正しい値が得られるようにするためである。
B=−bn−12n−1+bn−22n−2+……+b121+b020
=−bn−12n−1+Σj=0〜n−2bj2j
なる式が示されている。この(式2)におけるbn−1,bn−2,…,b1,b0は、数値Bをnビットからなる二進数として表現した場合の各ビット(0または1)に相当するものであり、bn−1が最上位ビット(1番左側のビット)、b0が最下位ビット(1番右側のビット)である。やはり最上位ビットは符号部を構成することになるため、(式2)の右辺第1項である「−bn−12n−1」は符号部となり、残りの項である「Σj=0〜n−2bj2j」は非符号部となる。
D=dn−12−1+dn−22−2+……+d02−n
=Σi=0〜n−1di2(i−n)
なる式が示されている。この(式3)におけるdn−1,dn−2,…,d0は、数値Dを小数部のみを示すnビットからなる二進数として表現した場合の各ビット(0または1)に相当するものであり、dn−1が最上位ビット(1番左側のビット)、d0が最下位ビット(1番右側のビット)である。
2−4+2−3+2−2+2−1+2−4
=1/16+1/8+1/4+1/2+1/16=1
もちろん、この(式6)は、任意のnについて成立する公式である。この(式6)の右辺の1を左辺に移動すれば、(式7)が得られる。
図7に示す本発明に係る演算式(式12)は、図に破線で囲って区別したように、符号部、非符号部1、非符号部2の3つの部分によって構成されており、後述するように、それぞれ固有の役割を果たすことになる。まず、この(式12)の全体構成をながめると、求める補間値Cを、複数の項の和として表現した式であり、個々の項は、それぞれ2のべき乗に何らかの係数を乗じた形になっていることがわかる。ここで、2のべき乗は、二進数の特定の桁を示しており、これに乗じられる係数は、当該桁の数値を示している。たとえば、2n−1は、補間値Cを示す二進数の最上位ビットの桁を示しており、補間値Cの符号部に対応する。
続いて、図7に示す本発明に係る演算式(式12)に基づく補間演算を実行する機能を有する具体的な線形補間演算器の構成例を述べる。この(式12)の演算式は、大別して、符号部と非符号部(非符号部1および2)とによって構成されるので、ここでは、符号部についての演算処理を行う部分を符号部演算手段と呼び、非符号部についての演算処理を行う部分を非符号部演算手段と呼ぶことにする。非符号部演算手段は、セレクタとカウンタとの組合わせによって構成することができる。セレクタとしては、補間割合Dを示すデジタルデータの所定のビットの論理値に基づいて、ビットaiもしくはbi(但し、i=0,1,2,…,(n−1))のいずれかを選択して出力する機能をもった装置を用いればよく、カウンタとしては、ビットaiもしくはbi(但し、i=0,1,2,…,(n−1))、セレクタの出力値、もしくは他のカウンタの出力値を入力し、入力した値の加算結果を出力する機能をもった装置を用いればよい。
そして、XOR回路402の出力値S402は、この出力値S401とC312(ビットc6の演算部からの繰り上がり)との排他的論理和になるので、S401=0,C312=0の場合は0になり、S401=1,C312=0の場合は1になり、S401=0,C312=1の場合は1になり、S401=1,C312=1の場合は0になる。結局、XOR回路402の出力値S402は、(a3+b3)なる和に、ビットC6の演算部からの繰り上がりを加算して得られる二進数の下位側のビットということになる。
20:第2の補間対象値入力手段
30:補間割合入力手段
40:演算手段
41:符号部演算手段
42:非符号部演算手段
43:演算値出力手段
100〜116:セレクタ
200〜204:2−2カウンタ
300〜312:3−2カウンタ
401,402:XOR回路
Claims (7)
- 符号をもった2つの補間対象値AおよびBと、補間割合D(但し、0≦D<1)と、に基づいて、C=(1−D)*A+D*Bなる式で示される線形補間値Cを求める演算を行う線形補間演算器であって、
符号を示す最上位ビットからなる符号部と、絶対値を示す(n−1)ビットからなる非符号部と、によって構成され(但し、n≧2)、2の補数表現により負数を表現した合計nビットのデジタルデータとして、最上位ビット側から順に、an−1,an−2,…,a1,a0なるビットを有する補間対象値Aを入力する第1の補間対象値入力手段と、
符号を示す最上位ビットからなる符号部と、絶対値を示す(n−1)ビットからなる非符号部と、によって構成され(但し、n≧2)、2の補数表現により負数を表現した合計nビットのデジタルデータとして、最上位ビット側から順に、bn−1,bn−2,…,b1,b0なるビットを有する補間対象値Bを入力する第2の補間対象値入力手段と、
小数部のみを示すnビットのデジタルデータとして、最上位ビット側から順に、dn−1,dn−2,…,d1,d0なるビットを有する補間割合Dを入力する補間割合入力手段と、
演算式 bn−12−1+(an−1Σi=0〜n−1di2(i−1)+bn−1Σi=0〜n−1ei2(i−1))+(2−n+Σi=0〜n−1ei2(i−1))・Σj=0〜n−2aj2j+Σi=0〜n−1di2(i−n)・Σj=0〜n−2bj2j (但し、eiはdiの論理反転ビット)に基づく演算を行うことにより、最上位ビット側から順に、c2n−2,c2n−3,…,c1,c0なるビットを有する合計(2n−1)ビットのデジタルデータを生成する非符号部演算手段と、
an−1+bn−1なる演算結果(二進表現での0,1,10のいずれか)と、前記非符号部演算手段による演算結果として得られるビットc2n−2の桁からの繰り上がり(二進表現での0,1のいずれか)と、を加算して得られる二進数を求め、求めた二進数が1ビットの場合には当該ビットを、求めた二進数が2ビットの場合には下位側のビットを、それぞれビットc2n−1の値として求める符号部演算手段と、
「最上位ビット側から順に前記各ビットc2n−1,c2n−2,c2n−3,…,c1,c0を羅列してなる合計2nビットのデジタルデータ」もしくは「当該2nビットのデジタルデータのうち必要な有効桁数に相当するデジタルデータ」を、線形補間値Cを示すデジタルデータとして出力する演算値出力手段と、
を備えることを特徴とする線形補間演算器。 - 請求項1に記載の線形補間演算器において、
非符号部演算手段が、
補間割合Dを示すデジタルデータの所定のビットの論理値に基づいて、ビットaiもしくはbi(但し、i=0,1,2,…,(n−1))のいずれかを選択して出力するセレクタと、
ビットaiもしくはbi(但し、i=0,1,2,…,(n−1))、前記セレクタの出力値、もしくは他のカウンタの出力値を入力し、入力した値の加算結果を出力するカウンタと、
によって構成されていることを特徴とする線形補間演算器。 - 請求項1または2に記載の線形補間演算器において、
符号部演算手段が、
ビットan−1とビットbn−1との排他的論理和を出力する第1のXOR回路と、
非符号部演算手段による演算結果として得られるビットc2n−2の桁からの繰り上がり(二進表現での0,1のいずれか)を示すビットと、前記第1のXOR回路の出力ビットと、の排他的論理和を出力する第2のXOR回路と、
によって構成されていることを特徴とする線形補間演算器。 - 符号をもった2つの補間対象値AおよびBと、補間割合D(但し、0≦D<1)と、に基づいて、C=(1−D)*A+D*Bなる式で示される線形補間値Cを求める演算を行う線形補間演算器を設計する方法であって、
符号を示す最上位ビットからなる符号部と、絶対値を示す(n−1)ビットからなる非符号部と、によって構成され(但し、n≧2)、2の補数表現により負数を表現した合計nビットのデジタルデータとして、最上位ビット側から順に、an−1,an−2,…,a1,a0なるビットを有する補間対象値Aを入力する第1の補間対象値入力手段を設計する段階と、
符号を示す最上位ビットからなる符号部と、絶対値を示す(n−1)ビットからなる非符号部と、によって構成され(但し、n≧2)、2の補数表現により負数を表現した合計nビットのデジタルデータとして、最上位ビット側から順に、bn−1,bn−2,…,b1,b0なるビットを有する補間対象値Bを入力する第2の補間対象値入力手段を設計する段階と、
小数部のみを示すnビットのデジタルデータとして、最上位ビット側から順に、dn−1,dn−2,…,d1,d0なるビットを有する補間割合Dを入力する補間割合入力手段を設計する段階と、
演算式 bn−12−1+(an−1Σi=0〜n−1di2(i−1)+bn−1Σi=0〜n−1ei2(i−1))+(2−n+Σi=0〜n−1ei2(i−1))・Σj=0〜n−2aj2j+Σi=0〜n−1di2(i−n)・Σj=0〜n−2bj2j (但し、eiはdiの論理反転ビット)に基づく演算を行うことにより、最上位ビット側から順に、c2n−2,c2n−3,…,c1,c0なるビットを有する合計(2n−1)ビットのデジタルデータを生成する非符号部演算手段を設計する段階と、
an−1+bn−1なる演算結果(二進表現での0,1,10のいずれか)と、前記非符号部演算手段による演算結果として得られるビットc2n−2の桁からの繰り上がり(二進表現での0,1のいずれか)と、を加算して得られる二進数を求め、求めた二進数が1ビットの場合には当該ビットを、求めた二進数が2ビットの場合には下位側のビットを、それぞれビットc2n−1の値として求める符号部演算手段を設計する段階と、
「最上位ビット側から順に前記各ビットc2n−1,c2n−2,c2n−3,…,c1,c0を羅列してなる合計2nビットのデジタルデータ」もしくは「当該2nビットのデジタルデータのうち必要な有効桁数に相当するデジタルデータ」を、線形補間値Cを示すデジタルデータとして出力する演算値出力手段を設計する段階と、
を有することを特徴とする線形補間演算器の設計方法。 - 請求項4に記載の線形補間演算器の設計方法において、
非符号部演算手段を設計する段階で、
補間割合Dを示すデジタルデータの所定のビットの論理値に基づいて、ビットaiもしくはbi(但し、i=0,1,2,…,(n−1))のいずれかを選択して出力するセレクタと、
ビットaiもしくはbi(但し、i=0,1,2,…,(n−1))、前記セレクタの出力値、もしくは他のカウンタの出力値を入力し、入力した値の加算結果を出力するカウンタと、
を用いた設計を行うことを特徴とする線形補間演算器の設計方法。 - 請求項4または5に記載の線形補間演算器の設計方法において、
符号部演算手段を設計する段階で、
ビットan−1とビットbn−1との排他的論理和を出力する第1のXOR回路と、
非符号部演算手段による演算結果として得られるビットc2n−2の桁からの繰り上がり(二進表現での0,1のいずれか)を示すビットと、前記第1のXOR回路の出力ビットと、の排他的論理和を出力する第2のXOR回路と、
を用いた設計を行うことを特徴とする線形補間演算器の設計方法。 - 符号をもった2つの補間対象値AおよびBと、補間割合D(但し、0≦D<1)と、に基づいて、C=(1−D)*A+D*Bなる式で示される線形補間値Cを求める演算を行う線形補間演算器を設計する方法であって、
符号を示す最上位ビットからなる符号部と、絶対値を示す(n−1)ビットからなる非符号部と、によって構成され(但し、n≧2)、2の補数表現により負数を表現した合計nビットのデジタルデータとして、最上位ビット側から順に、an−1,an−2,…,a1,a0なるビットを有する補間対象値Aを定義し、
符号を示す最上位ビットからなる符号部と、絶対値を示す(n−1)ビットからなる非符号部と、によって構成され(但し、n≧2)、2の補数表現により負数を表現した合計nビットのデジタルデータとして、最上位ビット側から順に、bn−1,bn−2,…,b1,b0なるビットを有する補間対象値Bを定義し、
小数部のみを示すnビットのデジタルデータとして、最上位ビット側から順に、dn−1,dn−2,…,d1,d0なるビットを有する補間割合Dを定義し、
演算式 C=−(an−1+bn−1)2n−1+bn−12−1+(an−1Σi=0〜n−1di2(i−1)+bn−1Σi=0〜n−1ei2(i−1))+(2−n+Σi=0〜n−1ei2(i−1))・Σj=0〜n−2aj2j+Σi=0〜n−1di2(i−n)・Σj=0〜n−2bj2j (但し、eiはdiの論理反転ビット)で定義される乗算および加算を行うことにより線形補間値Cが得られるように演算器を構成することを特徴とする線形補間演算器の設計方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006037944A JP4887821B2 (ja) | 2006-02-15 | 2006-02-15 | 線形補間演算器 |
US11/523,351 US7840623B2 (en) | 2005-09-26 | 2006-09-19 | Interpolator and designing method thereof |
US12/917,766 US8265427B2 (en) | 2005-09-26 | 2010-11-02 | Interpolator and designing method thereof |
US12/917,655 US8671126B2 (en) | 2005-09-26 | 2010-11-02 | Interpolator and designing method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006037944A JP4887821B2 (ja) | 2006-02-15 | 2006-02-15 | 線形補間演算器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007219714A true JP2007219714A (ja) | 2007-08-30 |
JP4887821B2 JP4887821B2 (ja) | 2012-02-29 |
Family
ID=38496968
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006037944A Expired - Fee Related JP4887821B2 (ja) | 2005-09-26 | 2006-02-15 | 線形補間演算器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4887821B2 (ja) |
Citations (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62232028A (ja) * | 1986-04-02 | 1987-10-12 | Mitsubishi Electric Corp | Rom型乗算器 |
JPS63623A (ja) * | 1986-06-19 | 1988-01-05 | Mitsubishi Electric Corp | 乗算器 |
JPS6319035A (ja) * | 1986-07-11 | 1988-01-26 | Matsushita Electric Ind Co Ltd | 演算処理装置 |
JPS6319036A (ja) * | 1986-07-11 | 1988-01-26 | Matsushita Electric Ind Co Ltd | 演算処理装置 |
JPS6488831A (en) * | 1987-09-30 | 1989-04-03 | Nec Corp | Parallel data multiplying circuit with sign processing function |
JPH01315871A (ja) * | 1988-06-15 | 1989-12-20 | Yokogawa Medical Syst Ltd | データ補間回路 |
JPH06505822A (ja) * | 1991-02-07 | 1994-06-30 | インテル コーポレイシヨン | 並列乗算器の改変を基礎とした一次元補間回路及び方法 |
JPH07200869A (ja) * | 1993-12-28 | 1995-08-04 | Matsushita Electric Ind Co Ltd | アルファブレンディング演算装置 |
US5517437A (en) * | 1993-06-22 | 1996-05-14 | Matsushita Electric Industrial Co., Ltd. | Alpha blending calculator |
JPH1139289A (ja) * | 1997-07-17 | 1999-02-12 | Nec Corp | 演算回路 |
JPH11212955A (ja) * | 1998-01-29 | 1999-08-06 | Sony Corp | 演算装置および画像処理装置 |
JP2000510268A (ja) * | 1996-11-22 | 2000-08-08 | エス・スリー,インコーポレイテッド | 3次元グラフィックス補間を実行するための乗算器 |
JP2003162410A (ja) * | 2001-11-27 | 2003-06-06 | Mitsubishi Electric Corp | リニアフィルタ回路 |
JP2004117049A (ja) * | 2002-09-24 | 2004-04-15 | Fuji Heavy Ind Ltd | ステレオ画像処理装置およびステレオ画像処理方法 |
JP2005328469A (ja) * | 2004-05-17 | 2005-11-24 | Murata Mach Ltd | カラー画像処理装置 |
-
2006
- 2006-02-15 JP JP2006037944A patent/JP4887821B2/ja not_active Expired - Fee Related
Patent Citations (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62232028A (ja) * | 1986-04-02 | 1987-10-12 | Mitsubishi Electric Corp | Rom型乗算器 |
JPS63623A (ja) * | 1986-06-19 | 1988-01-05 | Mitsubishi Electric Corp | 乗算器 |
JPS6319035A (ja) * | 1986-07-11 | 1988-01-26 | Matsushita Electric Ind Co Ltd | 演算処理装置 |
JPS6319036A (ja) * | 1986-07-11 | 1988-01-26 | Matsushita Electric Ind Co Ltd | 演算処理装置 |
JPS6488831A (en) * | 1987-09-30 | 1989-04-03 | Nec Corp | Parallel data multiplying circuit with sign processing function |
JPH01315871A (ja) * | 1988-06-15 | 1989-12-20 | Yokogawa Medical Syst Ltd | データ補間回路 |
JPH06505822A (ja) * | 1991-02-07 | 1994-06-30 | インテル コーポレイシヨン | 並列乗算器の改変を基礎とした一次元補間回路及び方法 |
US5517437A (en) * | 1993-06-22 | 1996-05-14 | Matsushita Electric Industrial Co., Ltd. | Alpha blending calculator |
JPH07200869A (ja) * | 1993-12-28 | 1995-08-04 | Matsushita Electric Ind Co Ltd | アルファブレンディング演算装置 |
JP2000510268A (ja) * | 1996-11-22 | 2000-08-08 | エス・スリー,インコーポレイテッド | 3次元グラフィックス補間を実行するための乗算器 |
JPH1139289A (ja) * | 1997-07-17 | 1999-02-12 | Nec Corp | 演算回路 |
JPH11212955A (ja) * | 1998-01-29 | 1999-08-06 | Sony Corp | 演算装置および画像処理装置 |
JP2003162410A (ja) * | 2001-11-27 | 2003-06-06 | Mitsubishi Electric Corp | リニアフィルタ回路 |
JP2004117049A (ja) * | 2002-09-24 | 2004-04-15 | Fuji Heavy Ind Ltd | ステレオ画像処理装置およびステレオ画像処理方法 |
JP2005328469A (ja) * | 2004-05-17 | 2005-11-24 | Murata Mach Ltd | カラー画像処理装置 |
Also Published As
Publication number | Publication date |
---|---|
JP4887821B2 (ja) | 2012-02-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4870932B2 (ja) | 多重精度を支援する拡張型モンゴメリモジュラ掛け算器 | |
JP5456766B2 (ja) | プログラム可能なプロセッサにおける随意選択的なガロア域計算の実行 | |
JP4376904B2 (ja) | 乗算装置 | |
JP4273071B2 (ja) | 除算・開平演算器 | |
JP4887821B2 (ja) | 線形補間演算器 | |
JP2012141952A (ja) | 除算回路及び除算方法 | |
JP4045872B2 (ja) | 符号化方法および符号化装置 | |
JP4933405B2 (ja) | データ変換装置及びその制御方法 | |
KR19980032055A (ko) | 제산장치 | |
JP4490380B2 (ja) | 線形補間演算器 | |
Mohan et al. | Implementation of Quaternary Signed Adder System | |
JP2008152367A (ja) | 剰余演算装置及びプログラム | |
JP7381426B2 (ja) | 演算回路 | |
JP3982965B2 (ja) | 繰り返し型乗算器とアレイ型乗算器 | |
WO2023100372A1 (ja) | データ処理装置、データ処理方法、及びデータ処理プログラム | |
JP2012043405A (ja) | 乗算回路 | |
JP4954019B2 (ja) | 演算装置 | |
JP4042215B2 (ja) | 演算処理装置およびその方法 | |
JP2009245407A (ja) | 複素数の積和演算装置および積和演算方法 | |
JPH05216626A (ja) | 乗算器 | |
JP3612950B2 (ja) | 演算装置およびその方法 | |
JP4271589B2 (ja) | 演算装置の制御方法、並びに、そのプログラムおよび記録媒体 | |
JP2020035408A (ja) | 簡単な演算を繰り返して実根の近似値を算出するプログラム | |
JP2010257281A (ja) | 重み付き加算演算器および加算演算方法 | |
JP2011165060A (ja) | 定数乗算装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20081205 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110209 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110510 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110705 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111115 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111128 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141222 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |