JPS6319036A - 演算処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、高速算術演算回路に係り、特にセル配列構造
を持ち、除算器の高速化およびＬＳＩ化に好適な演算処
理装置に関する。

従来の技術 従来、高速除算器については、電子通信学会論文誌、　
Ｍｏ１．　Ｊ６７−Ｄ、　４４　（１９８４年）第４５
０頁から第４６７頁において論じられているように、各
桁を（−１，０，１）の要素で表す冗長２進表現を利用
した減算ンフト型除算法に基く除算器をＩＣＣｊ　Ｌ　
（Ｅｍｉｔｔｅｒ　−Ｃｏｕｐｌｅｄ　−Ｌｏｇｉｃ　
）　（７）　４人力Ｎ　ＯＲ１０Ｒ素子を用いた組合せ
回路として実現している。この除算回路は、計算時間や
規則正しい配列構造の点で他の除算器より優れているが
、素子数や面積の削減、他回路系（例えば、０ＭＯ８，
）での実現等の実用化の点については配慮されていなか
った。

また、従来実用化されている除算器は、減算器（加算器
）とシフタからなる順序回路として実現され、広く用い
ら扛ている。しかし、これらは演算数の桁数が大きくな
ると、膨大な計算時間を要することがよく知られている
。一方、高速乗算器をもつ大型計算機などでは、乗算の
繰返しにより除算を行う乗算型除算法がよく用いられて
いる。

しかし、この乗算型除算法を組合せ回路として実現する
には膨大なハードウェアが必要となり、実用化は難しい
。

発明が解決しようとする問題点 上記従来技術では、高速除算器に関し、ＮＯＲとＯＲが
同時にとれるＥＥＬ論理素子の特開を活かして減算シフ
ト型除算器を組合せ回路として実現する方法が提案され
ているが、素子数の削減、ＭＯ８回路等による実現等の
実用化の点についてはあまり配慮されておらず、 （１）演算数の桁数が大きくなると素子数が膨大と７．
７ なり、１つのＶＬＳＩチップで実現することが難しい、 （２）ＮＯＲとＯＲを同時にとることができないＭＯ８
回路等で実現する場合、ＯＲをＮＯＲとインバータの２
段の素子で構成する必要があり、その分際算回路の段数
が多くなるため、高速性が低下する、 等の問題点があった。

本発明の目的は、このような従来の問題点を改善し、除
算器を配列構造で、かつ素子数の少ない組合せ回路とし
て実現し、桁上げ値の伝播を防止すると共に回路構成を
比較的簡単化した、ＬＳＩに実装が容易な高速除算処理
装置を提供することにある。

問題点を解決するだめの手段 上記目的は、減算シフト型除算器において、各部分剰余
決定部の入出力演算数を、各桁を○、正整数および負整
数のいずれかの要素で表す拡張Ｓ　Ｄ　（Ｓｉｇｎｅｄ
　Ｄｉｇｉｔ）表現を用いて表し、中間桁上げ（中間桁
借り）および中間和（中間差）を決定する第１ステップ
の演算回路と、前記第１ステップの演算回路で求めた中
間和（中間差）および−桁下位の桁に設けられた第１ス
テップの演算回路で求められた中間桁上げ（中間桁借り
）とから部分剰余数を決定する第２ステップの演算回路
を設け、各部分剰余決定部に対応する商決定部からの制
（財）信号によって、該部分剰余決定部への入力内部演
算数のうちの一方の内部演算数の符号反転を実行する第
１の手段と、内部演算数をＯに入れ替えて出力する第２
の手段とを有し、部分剰余を表す拡張ＳＤ表現の内部演
算数をその符号部を表す１ビット２値信号とその大きさ
を表す１ビット２値信号との２ピント信号で表すことに
より、達成される。

作用 減算シフト型除算法は一般に次の漸化式で表わされる。

（コート１） Ｒ＝ｒ　ｘＲ（ｊ）−ｑｊｘＤ ここで、ｊは漸化式の指数、ｒは基数、Ｄは除数、Ｑｊ
　　は商の小数点以下コ桁目、ｒｘＲ（ｊ）はｑｊ　　
を９・−７ 決定する前の部分被除数、Ｒ（：ｌ＋１）はｑ、を決定
した後の部分剰余である。したがって、漸化式の谷指数
コ毎に、商ｑ　を決定する商決定用セルとｑ３コ の値に従−てｒＸＲ（ｊ）からＤを減じたり、減じなか
ったりする部分剰余決定回路を設け、組合せ回路として
実現できる。さらに、内部演算において、各桁を０．正
整数またはその正整数に対応する負整数のいずれかの要
素で表す拡張Ｓ　Ｄ　（ＳｉｇｎｅｄＤｉｇｉｔ　）表
現を用いて内部演算数を表す。つまり、各桁を（−１，
ｏ、１）、（−２，−１，０，１゜２）あるいは（−Ｎ
、・・・・・・、−１，０，１，山・・・。

Ｎ）等のいずれかの要素で表し、１つの数をいくとおり
かに表せるように冗長性をもたせる。それによって、減
（加）算において桁借り（桁上げ）の伝搬を防止するこ
とができ、組合せ回路による並列域（加）算が演算数の
桁数に関係なく一定時間で行える。例えば、各桁を（−
１，０，１）の要素で表す拡張ＳＤ表現では、加（減）
算において桁上げ（桁借り）が高々１桁しか伝搬しない
ようにすることができる。このことに関しては、電１　
ｏペーノ 子通信学会論文誌、　Ｖｏｌ、　Ｊ６７−Ｄ　、Ａ４　
（１９８４年）第４５０頁から第４５７頁などに説明が
ある。

上記のような内部演算に拡張ＳＤ表現を用いることによ
って高速な除算器の実現が可能である。

そのとき、例えば、基数２の拡張ＳＤ表現を用いて、整
数部１ビット、小数部ｎビットの符号なし２進数Ｘを、 Ｘ−［ｘＯｎ　ｘｊ　・＋・・・・Ｘｎ　］ＳＤ２す。

ただし、各桁ｘ１は（−１，ｏ、１）の要素である。こ
の場合、上記漸化式において、除数りおよび各部分剰余
Ｒ（ｊ）を基数２の拡張ＳＤ表現で表わすと、ｑｊ　　
の値に応じて、ｑｊ−−１のときはＲ（ｊ）を左へ１桁
シフトした後、Ｄを加算し、ｑｊ　＝＝　ＯのときはＲ
（ｊ）を左へ１桁だけシフトし、ｑｊ　＝＝　１のとき
はＲ（ｊ）を左へ１桁シフトした後、Ｄを減算する必要
がある。

本発明では、特に、商の小数点以下Ｊ桁目ｑ。

の値に応じて、拡張ＳＤ表現の内部演算数の正負１１べ
一／ の反転をする手段（回路）および内部演算数に０を割り
当てる手段により、ｑ］　　を決定した後の部分剰余Ｒ
（：ｌ＋１値、 Ｒ（〕＋’　）　　＝＝　ｐ（コ）（Ｐ（コ）（ｒ　ｘ
　Ｒ（ｊ））＋　Ｄ（コ））のように拡張ＳＤ表現の加
算のみで決定することができる。ここで、Ｐ（］）は正
負の反転を行う関数であり、Ｄ（］）、Ｐ（ｊ）には規
程かのとり方がある。以下にその例を示す。

Ｐ（］）（ｘ）−ｘ（つまり、Ｐ（］）は恒等変換）た
だし、道、又は、それぞれ拡張ＳＤ表現数り。

Ｘの正負の反転を行った数である。この拡張ＳＤ表現に
おける正負の反転は各桁でその桁が１ならば−１に、−
１ならば１にし、０はそのままにする。しかし、ｂのよ
うにＤが各桁が非負の拡張ＳＤ表現の場合には２の補数
表示によって正負の反転を行うことが可能である。

また、前記部分剰余Ｒ（ｊ＋＋ゝを求める式は、Ａ（ｊ
）　　−Ｐ（コー’）（Ｒ（コ））によってＡ（２）を
導入すると、 Ａ（コ＋１）　−丁（コ）（２ｘ　Ａ（コ））　＋　Ｄ
（コ）のように変形できる。ただし、Ｔ（ｊ　屓拡張Ｓ
Ｄ表現数Ｘに対して Ｔ（ｊ）（Ｘ）−Ｐ（］）（Ｐ（３−１）（ｘ））で定
義される関数である。

この人（ｊ＋１）を決定する式において、上記（１）の
場合にはＤ（ｊ雇各桁が常に非負であり、また（Ｉ）の
場合にも百を２の補数表示することにより、先頭桁を除
いた大部分の桁を非負にすることが可能であるので、上
記ム（ｊ＋１）の決定には被加算数が拡張ＳＤ表現数（
つまり冗長２進表現数）で、加算数かも桁が非負の拡張
ＳＤ表現数（つまり２進表現数）１３ベ−７ である加算器（セル）を用いることができる。

このとき、桁上げが１桁しか伝播しない加算規則では、
表１に示す規則に従って中間和を決定し、表２に示す規
則に従って中間桁上げを決定する。

表１ 表２ 各桁毎の中間和決定部を冗長２進数Ｔ（ｊ　）（、Ｌ　
、）の１４ベーン 大きさを表す１ビット２値信号Ｂと２進数ａｉ　を表す
１ビット２値信号Ｃを入力とする排他的論理和Ｂ−υ＋
百・Ｃによって構成することが可能となる。また、各桁
の中間桁上げ決定部を冗長２進数Ｔ（％ＡＬ）の符号を
表す１ビット２値信号人と２大きさを表す１ビット２値
信号Ｂとを入力してＢの値によってＡあるいはＣのいず
れかを出力する切り換え論理回路ム・Ｂ＋Ｃ−百によっ
て構成することか可能となる。さらに、下位桁からの中
間桁上げを特とする請求める冗長２進数ａ計＋の犬きさ
を表す１ビット信号は排他的論理和回路によって Ｋ・（Ｂ−Ｃ＋百・召）＋Ｋ・（百・Ｃ＋Ｂ−て）と決
定でき　、ｊ＋＋の符号を表す１ビット信号はＮＡＮＤ
回路によって に＋（Ｂ、Ｃ＋Ｂ＠Ｃ） と決定できる。したがって前記加算器（セル）個々の素
子数を少なくでき、かつ不要な信号線を省１６ベー／ けるため、これらの加算器（セル）の規ＱＩＪ正しい配
列購造で除算回路を構成することによって、高速な除算
処理装置のＬＳＩ化が容易になる。

実施例 以下、本発明の一実施例を図面により説明する。

第２図は、本発明の一実施例の構成を示すブロック図で
ある。特に、本実施例では、ｎ桁の符号なしｒ進小数の
除算器について説明する。なお、第２図は、ｎ＝８．ｒ
二２の場合のブロック図である。図中、被除数２０は、
小数点第１桁、第２桁、・・・・・・第ｎ桁の値ｘｉ＋
ｘ２＋・・・・・・、　Ｘｆｉ　にそれぞれ対応する信
号の形で初期部分剰余決定回路１００に入力される。除
数４０も、同様に小数点第１桁。

第２桁、・・・・・・、第ｎ桁の値Ｙ＋、　７２．・・
・・・・＋　３’ｎを表わす信号の形で初期部分剰余決
定回路１００および部分剰余決定回路１０１，１０２，
１０３゜１０４　、１０５　、・・・・・・に入力され
る。商６ｏは、整数筒１桁Ｚｏ、小数点第１桁Ｚ１．小
数点第２桁Ｚ２゜・・・・・、小数点第１桁Ｚｎ（７）
　ｒ進数としてｒ進への変換回路１０より出力される。

初期部分剰余決定回路１００は、被除数［０、Ｘｌ、　
Ｘ２．−・−、Ｘｎ１ｒ２ｏおよび除数［０、ｙ＋＋　
Ｙｚ、・・・・・・、）’ｎ］ｒ４０を入力として、商
の整数第１桁を決定した後の部分剰余あるいは部分剰余
の符号の反転したものを出力する回路である。特に、被
除数および除数を正規化していると、Ｘ１＝　７＋　＝
　１となり、Ｚｏ−１と簡単に求まる。以下、被除数お
よび除数の正規化されたものに対して説明する。

また、部分剰余決定回路１０１　ｊｌ　０２１１０３１
１０４　、１０５・・・・・・は、それぞれ図中の上段
の部分剰余決定回路（あるいは初期部分剰余決定回路１
ｏＯ）の出力および除数４ｏおよびそれぞれ同じ段に対
応する商決定用セル２０１．２０２　。

２０３．２０４．２０５・・・・・・の出力である制御
信号２５１．２５２，２６３，２６４，２５５・・・・
・・を入力として、次段（つまり下段）の部分剰余決定
回路への入力となる部分剰余あるいは部分剰余の符号の
反転したものを出力する回路である。

−・病定用セル２０１．２０２．２０３．２０４゜２０
５・・・・・は、それぞれ上段（例えば、ツー１段）１
７ページ の部分剰余決定回路の出力である部分剰余あるいは部分
剰余の符号の反転したものの上３桁および上段（つまり
、ツー１段）の商決定用セルで既に決定された拡張ＳＤ
表現で表わされた商のツー１桁目の値を入力とし、商の
コ桁目の値および、それぞれ同段（つまり、コ段）の部
分剰余決定回路に対する制御信号２５１　ｊ２５２．２
５３，２５４゜２６５、・・・・・・を出力する回路で
ある。

ｒ進への変換回路１０は、商決定用セル２０１゜２０２
．２０３．２０４．２０５　、　・・・・・・において
、それぞれ決定された拡張ＳＤ表現で表わされた商の各
桁を入力とし、各桁が非負の通常のｒ進数の商［Ｚｏ、
　Ｚｊ＋　Ｚ２・・・・・・ｚｎ］ｒｓｏを出力する回
路である。

次に、これらのブロックを用いた除算法について、符号
反転を被加算数の拡張ＳＤ表現に適用した場合を例に説
明する。

、ま、ず、初期部分剰余決定回路１０ｏにおいて、１８
ベーノ゛ １−１．・・・・・・、ｎに対して、Ｘｉはｘｌの符号
を反転した数である。さらに、ｉ−１，・・・・・・、
ｎに対して、ｙｌ　は常に非負であるので、初期部分剰
余回路１００は冗長２進数と２進数の加算回路により実
現できる。またｘ１＋・・・・・・＋　ｘｎ　％　Ｙ１
＋・・・・・・＋Ｙｎは非負であるから、初期部分剰余
決定回路１００は２進数同士の減算回路で容易に実現で
きる。

次に、部分剰余Ａ（））＝　［，３，，３，ａｊ、　、
、、、、・、ａｊ　］５Ｄ２０　　１　　２　　　　　
　　　ｎ および商の小数点筒コー１桁ｑｊ−＋が既に決定されて
いる場合の小数点第１桁（ｌｊ　　および部分剰余Ａ（
ｊ　＋１も決定について説明する。

商の小数点第１桁ｑ、は、コ段目の商決定用セル２０１
．２０２，２０３，２０４．２０ｆ５−・−（ｊ）　　
　　　　　　　　　　　　　　ａｊ　　ａｊ　　　ＩＬ
ｊにおいで、部分剰余ム　の上位３桁［＋　　、　　］
＃ｎｚの値および商の小数点筒コー１桁ｑｊ−１によっ
て決定される。つまり、Ａ（ｊ）１７）上位３桁の値が
正ならｑｊ＝　ｓｉｇｎ（ｑｉ　−１）、Ｏならｑｊ＝
Ｏ１負なら（ｌｊ−ｓｉｇｎ（ｑ３−１）と決定する。

ただしｓｉｇｎ（−Ｑｊ−１）は、１９へ−７ し−１（ｑ５−＋　＞○のとき） と定義する。

また、部分剰余決定回路１０１　、１０２，１０３゜１
０４　、１０５　、・・・・・・のうちコ段目の回路に
おいて前記 Ａ（コ＋１）：Ｔ（コ）（２、Ａ（ｊ））＋　Ｄ（コ）
の計算を行い、部分剰余Ａ（ｊ＋＋）を決定する。ただ
し、上式の第１項は、 （ｔ）　　ｓｉｇｎ（−ｑ、；−＋　）Ｘ　Ｓｉｇｎ（
−（ｌｊ　）　＝　１のとき、Ｔ（コ）（２ｘ　Ａ（コ
））−［ａコ　、ａコ　、ａコ　、　　−−、ａコ　。

］５Ｄ２０　１　　２　　　　　　　　　ｎ （ｔ：）　　Ｓｉｇｎ（Ｑｊ−＋　）　Ｘ　Ｓｉｇｎ（
ＱＪ）　＝　　１のとき、Ｔ（２）（２×Ａ（］））−
［ｂ：ｌ、ｂ３．ｂｊ、・・・・・・、ｂ］ｏ］８Ｄ。

０　１　　２　　　　　　　　ｎ である。ただし、ｉ−ｏ、・・・・・・ｎに対してｂ′
３−、ｊである。また、第２項は、 （＋）　　ｑ５＼０のとき、 Ｄ（］）−［０，Ｙｌ、　３’２．−−　、Ｙｎ　］５
Ｄ２（ｔり　　ｑｊ　＝　Ｏのとき、 Ｄ（コ）−［ｏ、ｏ、ｏ、・・−・＝、ｏ］ｓＤ２であ
り、共にＤ（］）は２進数である。したが−で部分剰余
決定回路１０１．１０２，１０３，１０４゜１ｏ５．・
・・・・・は、冗長２進数と２進数の加算回路、冗長２
進数の反転回路および加算数を決定する回路によって実
現できる。この場合、部分剰余決定回路への各制御信号
２５１．２５２．２５３　。

２５４．２５５　、・・・・・・は、それぞれ商の対応
する桁ｑ］の大きさ、および−ｑ］と−ｑ］−１の符号
の相違の有無から構成される。

最後に、ｊ−１からｎまで上のように商のも桁ｑｊ　　
を決定し、商Ｑ−［Ｑｏ、　Ｑ＋　＋　Ｑ２１−　＋　
ｑｎ］ｓｎｚが求まると、ｒ進への変換回路１０によっ
て拡張ＳＤ表現された商Ｑを通常のｒ（つまり２）進表
現Ｚ−［Ｚｏ、　ｚｌ、　ｚ２．　・・・・−、Ｚｎ］
ｒｅ　Ｏに変換する。

ｒ進への変換回路１ｏは、冗長２進表現の商Ｑで１にな
っている桁だけを１にした符号なし２進数Ｑ＋から、商
Ｑで−１になっている桁だけを１にした符号なし２進数
Ｑ−の通常の減算Ｑ”　−Ｑ−を行い、順次桁上げ加算
回路あるいは桁上げ先見加算回路などによって実現でき
る。

２１ペーノ よっては、第２図における谷面決定用セル２０２゜２０
３．２０４．２０５．２０６　、＝−−−−への上位の
商決定用セルからの入力信号線２７１，２７２゜２７３
．２７４．・・・・・・を省略してもよい。

次に、部分剰余決定回路１０１　、１０２，１０３゜１
０４　、１０５　、・・・・・・について説明する。

第３図は、第２図における部分剰余決定回路１０１．１
０２，１０３，１０４，１０５ｊ・・・・・・の−構成
例を示したブロック図である。部分剰余決定回路３０ｏ
は、ｎ＋１個の冗長加算用セル３１０．３１１．３１２
，３１３．・・・・・・、３２９゜３３０のアレイであ
る。今、仮に部分剰余決定回路３００が第２図における
１段目の部分剰余決定回路とすると、被加算数に対応す
る入力３４ｏ。

３４１．３４２．３４３　、・・・・・・、３５９はそ
れぞれ前段（つまりｊ−１段）で決定された部分剰余対
応する入力３６１．３６２．３６３　、・・・・・・。

２２ヘ−ノ ける制呻信号２５１，２５２．・・・・・・のいずれか
であり、同じ段（つまり）段）の商決定用セルにおいて
商の既に決定された桁ｑ３　　あるいはｑｊ−１から決
まる信号である。下位の冗長加算用セルから上位の冗長
加算用セルへの入力４４１．４４２　。

４４３、・・・・・・、４５ｏは、それぞれ下位桁から
の中間桁上げを表す。また、各冗長加算セル３１０゜３
１１．３１２ｊ・・−・・、３３０の出力４１０゜４１
１．４１２．・・・・・・、４３０は、それぞれ部分剰
余の各桁、ｊ＋＋、　ａｊ化、ｊ＋＋、　、、、、、、
　、　、ｊ＋＋の値を表０　　　　１　　　　２　　　
　　　　　　　　ｎす。なおｒ＝２つまり２進表現の場
合、除数の小数点第１桁は、ｙｌ−１と固定しているか
ら入力３６１を省略してもよい。また、場合によっては
、最終桁の桁上げ４５０を省略することも可能である。

冗長加算用セル３１０，３１１．３１２，３１３゜・・
・・・・、３２９．３３０は、部分剰余ム（ｊ＋＋）の
整数第１桁、小数点第１桁、小数点第２桁、・・・・・
・、小数点第１桁をそれぞれ決定するセルである。これ
らの冗長加算用セルのうち、素子数削減のため、−・た 小数点第２桁から小数点茶ｎ−１桁の冗長加算用セル３
１２，３１３．・・・・・・、３２９を基本セルで構成
し、上位２桁の冗長加算用セル３１０，３１１および最
下位桁（つｔｐ、小数点第１桁）の冗長加算用セル３３
０を例外的なセルとしてもよい。

また、上位２桁の冗長加算用セル３１０，３１１を同段
（つまり、コ段）の商決定用セルをまとめて１つのセル
とすることも可能であり、あるいは、コ段の最下位桁の
冗長加算用セル３３ｏ、ｌ！：ｊ＋１段の小数点ｎ−１
桁の冗長加算用セル３２９を１つのセルにまとめて、素
子数を削減することも可能である。また、ｎ／２〈ｊ≦
ｎ−１の範囲の整数コに対して、コ段目の部分剰余決定
回路において、小数点２Ｘ（ｎ−ｊ＋１）桁以降の冗長
加算用セルを省略してもよい。第２図は特にこの部分を
省略した例を示している。

次に、冗長加算用セル３１０，３１１．３１２゜・・・
・・・、３３０における基本セルについて説明する。

まず、本発明の実施例における冗長２進表現数−轡、２
値信号化の一例を次に示す。

冗長２進表現の１桁ａ１あるいはｑ３を２ビ丹、ｊ　　
、ｊ　　、あるいはｑｊ＋　ｑｊ−でそれぞれ表し、−
１１＋　　１− を１１、ｏを１０．１を０１と２ビット２値信号で表現
する。このとき、商の小数点第３桁（ｌｊ　　の大きさ
および符号は、それぞれｑ］−およびｑ３＋で表わせる
。また、商の小数点第３桁（ｌｊ　　とツー１桁ｑ３−
１との符号の相違の有無の信号をｔ］　とする。

つまり、符号の相違があれば（ｓｉｇｎ（−（ｌｊ　）
　ｘｓｉｇｎ（−Ｑｊ−＋　）　−−１のとき）　、ｔ
ｊ−０％なければ（Ｓｉｇｎ（Ｑｌ）ＸＳｌｇｎ（ｑ、
１−＋）　＝　１のとき）、チ＝１とする。したがって
、ｔｉは、商決定用セル２ｏ１゜２ｏ２．・・・・・・
において、 ｔ；＝＆７＋・（ペー＋頌＋）・（シー＋ａ］−十六）
Φ（４％−十紀−＋→−＋ｑ］−＋＋）で決定できる。

また、（ｌｊ−、（ｌｊ＋け、それぞれｑ、−、、Ｉ＋
シー十・シー ■　（ｑ３−１　上町−） の式で決定できる。ただし、・は論理積（ＡＮＤ）２６
ヘー／ を、＋は論理和（ＯＲ）を、■は排他的論理和（排他的
ＯＲ）を、ａ÷−＋りや　およびｑはそれぞれ−十−お
よびｑ３−の論理否定を表す演算１−　　　１＋ 子である。

ｄ÷　＝ｙ１　°　ｑコー Ｓコ　−一　　〇　、コ １　　　　　１＋ｉ−１ Ｃ＋−（÷、＋■ｔｊ　）・化、−＋ｄ÷・ａト、−の
式で決定できる。また、冗長加算用セルの出力ａコ＋１
は、 ａ］＋１−８：！十Ｃ：１ １＋　　　　　　ｌ　　　　　　ｌ＋１１Ｌｊ＋１−ｓ
コ　■（メジ １−　　　　　１　　　　　　ｌ＋１ の式で決定できる。

第１図は、上記本発明の２値信号化により第３２６ヘー
ン ゲート６１１．６２５は排他的ＯＲ，ゲート６１２はイ
ンバータ、ゲート６１３は２人力ＮＯＲ，ゲ−）６３１
は２人力ＮＡＮＪ　ゲート６３２は排他的ＮＯＲゲート
である。また、ｐチャンネル・トランジスタ６２１とｎ
チャンネル寺トランジスタ６２２、およびｐチャンネル
−トランジスタ６２３とｎチャンネル・トランジスタ６
２４は、それぞれトランスファー・ゲートを構成してい
る。

図における左からｉ＋１番目の冗長加算用セルへの入力
２ビット信号３４０，３４１．・・・・・・、３５９で
あり、除数の小数点茶ｉ桁ｙ工の論理否定ｙｉ６０３は
その冗長加算用セルへの入力１ビット信号３６１，３６
２．・・・・・・、３８Ｑである。ｑｊ、−６０４およ
びｔｊ６０５は第３図における２ビットの制菌信号３９
０’ｉ構成する。また、信号６１４６０２が前記の被加
算数Ｔ（］　）　（ａ、１！　　）Ｋ相当する情１＋１ １、原を与える。さらに、信号６２６は中間和を表す＃
’、’ｙ　）信号Ｓ：！　　であり、信号６２７は中間
桁上２７ペーノ げの有無を表す１ビット信号Ｃ］　であり、信号６２８
は一桁下位の桁からの中間桁上げを表す１ａｊ＋１６３
４は第３図における部分剰余の小数点第一 １桁を表す２ビット信号４１０，４１１．４１２゜・・
・・・、４３ｏである。

この場合、商の小数点第３桁ｑ３　の大きさを表す１ビ
ット信号ｑｊ−によって除数ｙｉ　　を０に入れ替えて
出力する加数決定の手段は、ＮＯＲゲート６１３で実現
される。被加数の符号反転の手段は、排他的ＯＲゲート
６１１によって実現される。また、中間和決定回路は排
他的ＯＲゲート６２５とインバータ６１２とから構成さ
れ、中間桁上げ決定回路はトランスファー・ゲ−）６２
１．６２２゜トランスファー・ケート６２３．６２４お
よびインバータ６１２から成る切り換え回路によって構
成される。さらに、中間和を表す１ビット信号Ｓ：１と
下位桁からの中間桁上げを表す１ビット信号排他的ＮＯ
Ｒゲート６３２によって構成している。

また、図中の排他的ＯＲ回路はインバータとの種々の組
合せによって排他的ＮＯＲ回路に置き換えたり、ＮＡＮ
Ｄをインバータと組合せてＮＯＨに置き換えたり、ある
いは、それらの逆を容易に行い得ることは既知である。

なお、本例ではトランスファー・ゲートを用いているが
、通常のゲートを用いて実現することも可能である。

第４図は、第１図においてトランスファー・ゲートを使
用した部分回路了ｏＯをＮＯＲゲートによって構成した
一例である。ゲート７０１．７０２゜７０３は共に２人
力ＮＯＲゲートである。ただし、回路の段数および素子
数が増えるので、複合ゲートを用いた構成も可能である
。

また、初期部分剰余決定回路１ｏｏは、基本的には、部
分剰余決定回路１０１，１０２．・・・・・と同様に、
第３図の冗長加算用セルにおいてｔｊ−ｏ。

２９ベー／ は、通常の２進数同士の冗長減算あるいは、通常の２進
数と各桁が非圧の冗長２進数の冗長加算であるため、各
桁の中間桁上げを常に○とすることができ、各セルを簡
単化することが可能である。

第５図は、初期部分剰余決定回路１ｏ○を構成する２進
数同士（つまり、Ｘｉとｙｉ）の冗長減算回路（セル）
の−例である。図中信号７１１は被除算数の小数点第１
桁を表す１ビット信号Ｘｉであり、信号７１２は除算数
の小数点第１桁の論理否定を表す１ビット信号五　であ
り、信号７３１と７３２は初期の部分剰余Ａ（＋も小数
点第１桁を表す２ビット信号ａ、　　ａ　　である。本
例では冗長１＋　　１− 減算回路（セル）を２人力ＮＡＮＤ回路７２１と排他的
Ｎ６Ｒ回路７２２とで構成している。

次に、第２図の商決定用セル２０１．２０２　。

２０３．２０４．２０５　、・・・・・・について説明
する。

第６図は、前記の２値信号化による商決定用セ＃２０１
．２０２．２０３．２０４，２０５　、−＝・・・の−
構成例を示したｃＭｄｓ回路図である。図１、ゲート８
１１はインバータ、ゲート８１３お３０ページ よびゲート８２３は２人力のＮＯＲ，ゲート８１４゜８
１５および８２２は３人力のＮＯＲ，ゲート８１２およ
び８２１は４人力ＮＯＲゲート６３１は排他的ＮＯＲゲ
ートである。

おける２ビット信号４１０であり、ａｊ　８ｏ３および
ａｊ　８０４は２ビット４１１であり１．ｊｌ−２＋ ８０５およびａｊ　８０６は２ビット信号４１２である
。入力ｑｊ−４＋８０７は第２図における上位の商決定
用セルからの入力信号２７１．２７２゜２７３、・・・
・・・である。また、出力ｑ］＋８３２およびＱｊ、、
、８３３は商の小数点第５桁を表す２ビット信号６６６
であり、出力ｑ３−８３３およびｔｊ８３４はｊ段にあ
る各冗長加算用セル３１０゜３１１．３１２．・・・・
・・、４５ｏを制御する２ピット信号である。また、商
の決定はインバータ８１１゜ＮＯＲゲー）８１３，８１
４および８１５によって実行され、特に符号反転回路は
ＮｂＲゲート３１ヘー／ ちの１ビット信号ｔｊ８３４の決定はインバータ８１１
、ＮＯＲゲート８１２，８１３，８１４゜８２１および
８１５によって実行される。また、残りの１ビットの制
御信号には商の大きさを表す１ピット信号Ｑ；−８３３
をそのまま利用する。

以上に本実施例による除算器を構成するｃＭｂｓ回路の
一例を説明した。上記例では、２値信号化において、部
分剰余ａ（と商（ｌｊとを同じ符号割当てにしたが、そ
れぞれ異なる２値信号化を行ってもよい。

なお、本実施例では冗長２進数と通常の２進数の加算に
ついてのみ説明したが、減算についても同様にして実施
例を作成することが可能である。

なお、第１図の冗長加算用セルは、６トランジスタの排
他的ＯＲ，排他的Ｎ’ｏＲを使用すると３２トランジス
タであり、クリティカル・パスのゲート数は３ゲートと
なる。また、第８図の商決定用セルでは、トランジスタ
数が５０）ランジスタであり、クリティカル・パスのゲ
ート数が２段となる。

本実施例によれば、除算器を０Ｍ０３回路によって、商
１桁当りの演算に要する遅延が６ゲ一ト程度であり、か
つ３０）ランジスタ程度の素子から構成される基本セル
および５０）ランジスタ程度の商決定用セルの規則正し
い配列構造の組合せ回路として実現できるため、順次桁
上げ加算器を用いた従来の減算シフト型除算器に比べ、
トランジスタ数でほぼ半分程度、計算時間（ゲートの段
数）において３２ビットの除算で約１２分の１．６４ビ
ットで約２４分の１程度になり、さらに、冗長２進加減
算器を用いた従来の減算シフト型除算器に比べ、トラン
ジスタ数でほぼ半分程度になる。

したがって、除算器の回路素子の削減、ＬＳＩ化の容易
性、および高速化等に効果がある。

発明の効果 本発明によれば、除算の内部演算にあられれる加減算あ
るいは桁シフトを、各桁に負値を許す符号付きディジッ
ト表現数を少なくとも入力の一方とする冗長加算回路ま
たは冗長減算回路のどちら３３ページ か一方のみで組合せ回路として実現でき、加減算の各桁
の桁上げあるいは桁借りが高々１桁しか伝搬しないよう
にすることができるので、（１）演算処理装置の素子数
を半減でき、（２）加減算が桁数によらず一定時間で高
速処理できるため、演算処理装置の高速化が図れ、（２
）回路構成を比較的簡単化することができ、（４）演算
処理装置のＬＳＩ化が容易かつ経済的に行える、 等の効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を構成する基本回路の概略回
路図、第２図は本発明の一実施例の構成を示すブロック
図、第３図は第２図の部分剰余決定回路の一構成例を示
すブロック図、第４図は第１図のトランスファー・ゲー
トの説明のための図、第５図は第２図の初期部分剰余決
定回路を構成する基本回路の一例を示す概略回路図、第
６図は第２図の商決定用セルの一例を示す概略回路図で
あ３４ベーノ １００・・・・・・初期部分剰余決定回路、１ｏ１゜１
０２　、１０３　、１０４　、１０５・＝・・・部分剰
余決定回路、２０１．２０２．２０３．２０４，２０５
・・・・・・商決定用セル、１ｏ・・・・・・ｒ進への
変換回路、２ｏ・・・・・・被除数、４０・・・・・・
除数、６ｏ・・・・・商、３１０．３１１．３１２，３
１３，３２９，３３０・・・・冗長加算用セル、６１２
　、８１１・・・・・・インバータ回路、６１３．．７
０１．７０２．７０３　。 ８１２．８１３ｊ８１４，８１５，８２１，８２２゜８
２３・旧・・ＮＯＲ回路、６１１，６２５・・・・排他
的ＯＲ回路、６３２．７２２．８３１・・甲排他的ＮＯ
Ｒ回路、６３１，７２１・・・・・・ＮＡＮＤ回路、６
２１．６２３・・・・・・ｐチャンネル・トランジスタ
、６２２．６２４・旧・・ｎチャンネル・トランジスタ
代理人の氏名　弁理士　中　尾　敏　男　ほか１名０イ
＝ｌ＋　　　（１’ｇ、−）し 第２図 第４図 （ＬユＩ−”ｉｃ 第５図

Claims (1)

1. 【特許請求の範囲】 （１）内部演算数に符号付きディジット表現を用い、商
   決定部と当該商に対応する部分剰余決定部とを複数段有
   する除算処理装置において、該部分剰余決定部に、２個
   の内部演算数を入力して各桁毎に中間桁上げ（中間桁借
   り）を求める第１の回路と中間和（中間差）を求める第
   ２の回路とを有する第１ステップの演算回路と、各桁に
   おいて前記第１ステップの演算回路から出力される中間
   和（中間差）を表す信号および一桁下位の桁に設けられ
   た前記第１の回路から出力される中間桁上げ（中間桁借
   り）を表す信号を受けて前記各桁に対応する内部演算の
   結果を出力する第２ステップの演算回路とを設け、前記
   第１ステップの演算回路に、前記２個の内部演算数のう
   ちの一方の内部演算数の符号反転を前記当該商決定部か
   らの制御信号によって実行する第１の手段と、該制御信
   号によって前記２個の内部演算数のうちの一方の内部演
   算数をＯに入れ替えて出力する第２の手段を有し、前記
   部分剰余決定部への入力の前記２個の内部演算数の少な
   くとも一方および該部分剰余決定部からの出力となる内
   部演算数を、前記符号付きディジット表現数で表現し、
   その各桁の数を該数の符号部を表す１ビット２値信号Ａ
   と該数の大きさ（つまり絶対値）を表す１ビット２値信
   号Ｂとの２ビット信号で表すことにより、前記部分剰余
   決定部への入力内部演算数の各桁を表す２ビット信号の
   うちの前記大きさを表す１ビット２値信号Ｂを前記第２
   の回路への２入力の一つとすることを特徴とする演算処
   理装置。 （２）第１ステップの演算回路で発生する中間桁上げ（
   中間桁借り）および中間和（中間差）を表す２つの信号
   にそれぞれ１ビット２値信号を使用することを特徴とす
   る特許請求の範囲の第１項記載の演算処理装置。 （２）商決定部から第１ステップの演算回路への制御信
   号に２ビット２値信号を使用することによって前記部分
   剰余決定部において加減算あるいは桁シフトのいずれか
   を実行することを特徴とする特許請求の範囲の第１項ま
   たは第２項記載の演算処理装置。 （４）中間和（中間差）を出力する第２の回路に、被加
   （減）数と加（減）数のそれぞれの大きさに関連する２
   つの１ビット信号を入力とする第１の排他的論理和回路
   を設け、前記中間和（中間差）に関連する１ビット信号
   を発生することを特徴とする特許請求の範囲の第１項ま
   たは第２項または第３項記載の演算処理装置。 （５）第２ステップの演算回路に第２の排他的論理和回
   路を設け、前記第２の排他的論理和回路は前記中間和（
   中間差）に関連する１ビット信号と一桁下位の桁の前記
   中間桁上げ（中間桁借り）に関連する１ビット信号とを
   受けて、演算結果の符号付きディジット表現数の大きさ
   に関連する信号を発生することを特徴とする特許請求の
   範囲の第１項または第４項のいずれかに記載の演算処理
   装置。 （６）第１の回路に２つの入力信号のうちいずれか一方
   を第３の入力信号の値によって出力する切り換え回路を
   設け、この切り換え回路への第３の入力信号として前記
   １ビット２値信号Ｂを用い、前記中間桁上げ（中間桁借
   り）に関連する１ビット信号を発生することを特徴とす
   る特許請求の範囲の第１項または第５項のいずれかに記
   載の演算処理装置。 （７）第１の手段として第３の排他的論理和回路を設け
   、この第３の排他的論理和回路は符号反転する符号付き
   ディジット表現数の符号部を表す１ビット２値信号Ａと
   前記制御信号の２ビット２値信号のうちの１ビット２値
   信号とを入力することによって内部演算数の符号反転を
   実行することを特徴とする特許請求の範囲の第１項また
   は第６項のいずれかに記載の演算処理装置。 （８）商決定部における商の決定に、前段に設けられた
   部分剰余決定部で出力された部分剰余の上位３桁を表す
   ３個の２ビット２値信号と前段に設けられた商決定部で
   決定された商の一桁上位の桁から決まる１ビット２値信
   号とを使用することを特徴とする特許請求の範囲の第１
   項または第７項のいずれかに記載の演算処理装置。