JPS584369B2 - デイジツトの有効性追跡装置 - Google Patents

Description

【発明の詳細な説明】 （イ）技術分野 本発明はデイジタル計算におけるエラーの低減に関し、
より具体的には１０進数機械すなわち１０を基数として
算術演算を行なう機械によって２つの数（オペランド）
を算術する時に得られる任意の数のデイジットの有効性
を保存する装置に関する。

（口）背景技術 計算精度に影響する要因には有効性の精度、まるめ誤差
、打切り誤差、及び表現様式などがある。

これらの要因は相互に関係している。次にこれらが”デ
イジットの有効性”及び本発明に及ばず影響を考える。

規定された数における有効性と精度 この明細書中でそれぞれの数Ｎｉは位置的に次のように
表現する。

Ｎｌ＝ｎｔ（ｎ−１）ｔ（ｎ−２）ｔ・・・・・（ｎ−
ｋ）ｒ・・・・（ｎ−ｎ＋１）ｉ上式ｎｉが最高位のデ
イジット（ｎ−ｎ＋１）ｉ最低位のデイジットである。

各数値は”有効性”及び”精度”を有する。有効数字の
概念は周知であるが数値におけるどのデイジットが有効
であるかはあいまいなことが多い。

これは数値の表現形式にも依存する。たとえば、浮動小
数点演算においては先端のゼロを無視しエラーがその基
数の１／２単位よりも小さいならば他のデイジットを計
算することが一般に行なわれている。

有効性のもう１つの定義によると、左端で最初非セ狛の
デイジットで始まり右端で最後が非ゼロのデイジットで
終る数のデイジットを有効とする。

この後者の定義の一変形として、ゼロではないか又は正
しいと考えられるゼ尤である右手の最後のデイジットで
終る数のデイジットを有効とするものがある。

本発明の出発点として所与の計算システムでは有効性及
び非有効性を指定できるものとする。

これに関連して”精度゛は量的に表現する区別の程度と
してとらえる。

より具体的には精確さの程度は多デイジットよりなる数
値における有効デイットの数である。

デイジット有効性の感知誤り ６個の有効デイジットまで正確な数値で計算を始めこれ
に関して数度の計算を行なうならば、その結果は３乃至
４個の有効テイジットまでしか正確でない。

説明のためそれぞれｒ個の有効デイジットを有するほぼ
等して２つの数値の減算で始まる一連の計算を考える。

この差にｒ／２個の有効テイジットを有する別の数値を
かけるならば、その積はｒ／２個の有効デイジットしか
もたない。

しかしｒ個の高位のデイジットが多少なりともランダム
なパターンの値を含んでいるのでｒ個のデイジットが有
効であるような外観を呈する。

この積からｒ／２個の有効デイジットを有する等しい数
値を引くならば、その差には有効な差は含まれない。

しかし、その結果の値のパターンはｒ／２個のデイジッ
トが有効であるかの誤まった外観を呈することがある。

続いて別の数値と乗算を行なうと実際には有効ではない
にもかかわらずｒ個の有効デイジットを有するかの外観
を呈するｒ／２個のデイジットの数値が得られる。

有効性を損う原因 除算及び減算が有効性に誤りを生じる主な原因である。

たとえば、４個の有効デイジットからなる２５．５５を
被除数とし４個の有効デイジットを有する５．０００を
除数とすると商は５．１１である。

３つのデイジットだけが有効である。減算の場合にも近
い値を減算すると有効デイジットが失われる。

有効デイジツト５の９９９９．０を有効デイジット６の
１０００１．０から引くと有効デイジット２の２．０が
得られる。

このように有効性の損失はデータに依存する。

まるめ及び有効性 ”まるめ″とはある規則に従って数値の有効性の低いテ
イジットを削除し残りの部分を調整することである。

別の見方をすると、ある量を１つの数で正確に表わすこ
とができない時、又は量が正確に知られていない時、比
較的高位の特定数のデイジットだけを残しすべての低位
のデイジットを捨てる手順であるということができる。

これらの低位のデイジットはその量を正確に表現するた
めには必要なものである。

低位のデイジットを削除し所望の数を得ることを“まる
め″と呼ぶ。

１０進法において周知のまるめ技術の一つは削除すべき
デイジットの最高位のものに５を足す方法である。

この加算によってキャリーか生じるならばその次の高位
のテイジツトに加えられる。

たとえば７３９．６３を最も近い単位にまるめる時には
１／１０の位に５を加えて ７４０．ｉ３とし小数点以下を削除して７４０を得る。

数値の形式 デイジタル計算のための数値は変った形式で表現される
。

この形式には固定小数点法及び浮動小数点法その他があ
る。

負の数値は基数及び基数−１に対する補数、又は符号プ
ラス大きさで表わす。

固定小数点形式は位置表現であり、数値はただ１組のデ
イジットで表わされ、ある習慣では小数点の位置はこの
組の一端に関して固定されている。

浮動小数点法は、すべての数値を１対の数字で表示する
記数法であり、一方の数字が指数であって、あるきまっ
た正整数をべき乗する。

この値に他方の数字を掛けたものがその数値となる。

又、基数の補数はある数値の各デイジットを基数−１か
ら引き最下位のデイジットに１を加え桁上げがあれば桁
上げを行なうことによって得られる数値である。

よく使用される例はｌＯ進法における１０の補数及び２
進法における２の補数である。

最後に符号付きデイジット表現は一定の整数の基数を用
いた位置的な数値表現法である。

正及び負のデイジットを表現することができる。

個々のデイジットに符号情報が含まれるので数値自体に
対する特別の符号デイジットは必要ない。

たとえば加算は全く並列に行なわれるから桁上げの伝播
はない。

このことは和における各デイジットはオペランドの２つ
の隣接するデイジットだけの関数であることを意味する
。

減算は符号を変えてから加算を行なうことによって行な
われる。

１回の加算に要する時間はオペランドの長さとは独立で
あり２つのデイジットの加算時間に等しい。

（ハ）従来技術 有効性に関する従来技術を記載するものとして次の刊行
物がある。

″Ｊｏｉｎｔ Ｃｏｍｐｕｔｅｒ Ｃｏｎｆｅｒｅｎｃ
ｅ Ｐｒｏ−ｃｅｅｄｉｎｇｓ”１９６４年のベージ６
５３乃至６７２、 ”Ｉｎｆｏｒｍａｔｉｏｎ Ｐｒｏｃｅｓｓｉｎｇ″Ｎ
ｏｒｔｈ Ｈｏｌｌａｎｄ Ｐｕｂｌｉｓｈｉｎｇ Ｃ
ｏｍｐａｎｙ発行）１９６３年、ページ６６４乃至６６
８、 ”ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｃｏｍ
ｐｕｔｅ一ｒｓ， Ｖｏｌｕｍｅ ＥＣ− ７”，１９
５８年、ページ２６５乃至２６７、 ″Ｓｔｅｒｂｅｎｚ Ｆｌｏａｔｉｎｇ Ｐｏｉｎｔ
Ｃｏｍｐｕｔａｔｉｏｎ”，１９７４，ページ７ｌ乃至
７５、″Ｉ９５９ ＥＪＣＣ Ｐｒｏｃｅｅｄｉｎｇｓ
″Ｖｏｌ−ｕｍｅ１６，ページ２４４乃至２４８、 米国特許第３１６０８５７号明細書、 米国特許第３６１２８４４号明細書、 最初の２つの文献は符号付きデイジットによる数値表現
法に関するものである。

有効デイジットのそれぞれには重み及び関連した符号が
付けられているので並列処理が可能である。

並列処理においては他のコード化数値表現形式の場合の
ような桁上げの伝播はない。

なぜなら処理結果の各デイジットは対応するデイジット
対だけから得られるからである。

このことはこの方法だけを符号付きデイジット演算に応
用することを制限する原因になっている。

最初の２つの文献は符号付きデイジット数値のために非
有効デイジットのランク順を示す特異にコード化した記
号を使用することを教示している。

そして両方のデイジットが非有効であるか又は有効性が
混在している１番目のランク順のデイジット対を組合せ
る規則が説明されている。

これを記号で表わすと、ｎｉ＋θｉ＝θｉ及びθｉ＋θ
１＝θｉとなる。

この関係は組合せつつあるデイジットの少なくとも１つ
が非有効であるならば結果のデイジットは非有効である
としている。

他の文献はそれぞれが数字部分と前縁のゼロ部分とを有
する数値を使用することによって有効性を追跡する方法
を説明している。

ある方法では非有効デイジットは打切られる。

興味があるのは答えがどれくらい正確であるかという表
示の代りに精度自体が定められることである。

米国特許第３１６０８５７号は最も有効なデイジット位
置をバツファから可変長データを直列に転送するのに費
す時間の指標として使用することを開示している。

米国特許第３６１２８４４号はキイ入力されたデータの
精度を決定するために予備コーディング及び位置付けを
使用することを教示している。

（ニ）発明の開示 本発明の目的は、２つのオペランドのうちより精度の高
い方を精度の低いオペランドの最低位のデイジット位置
までまるめるように非有効デイジットが特異にコード化
された１対のオペランドに算術演算を行なう装置を提供
することである。

本発明のもう１つの目的は、加算、減算、又はシフト操
作のような演算■から生じる１０進数値の複数ビット表
現（たとえばＢＣＤ）におけるデイジットの有効性を追
跡する手段を提供することにある。

第１の数値Ｎｉ＝ｎ１（ｎ−１）１（ｎ−２）１・・・
・（ｎ−ｋ）１及び第２の数値Ｎ２＝ｎ２（ｎ−１）２
（ｎ−２）２・・・・（ｎ−ｋ）２がたえは従来の１０
進コンピュータの演算装置に印加されると、演算■によ
って第３の数値Ｎ３＝ｎａ（ｎ−ｉ）３（ｎ−２）３・
・・・（ｎ−ｋ）ｓが得られる。

本発明はいくつかの観察を前提としている。

１．１０進数値の各デイジットを複数ビット・コードで
表わした場合全体のコード長が所定の容量を超えるなら
ば、超えた部分にはデイジットの非有効性を示ナ特異な
記号を割当てることができる。

２．少なくとも一方が非有効である２つの異なる数値（
ｎ−ｋ）１，（ｎ−ｋ）２から論理的／演算的組合せに
よって対応するデイジット （ｎ−Ｋ）３を得ると、このデイジット（ｎ−Ｋ）ｓは
非有効である。

３．桁上げＣは補数加算を使用する減算処理においては
（ｎ−ｋ）から（ｎ（ｋ−ｊ）〕までのｊ個の非有効デ
イジットにわたって伝播することができる。

４．デイジット対の一方のみが非有効であり有効デイジ
ットの大きさがまるめ規則（デイジットがしきい値ｂを
越えるならばまるめる）を満足するならば、桁上げＣは
（ｎ−ｋ）から（ｎ−（ｋ−１））まで伝播する。

以上の観察は新規な装置に具現されている。

本発明の一態様によると数値Ｎ１及びＮ２における各非
有効デイジットは特異な複数ビット表現（１）、たとえ
ば、Ｎ１＝８９３９ＩＩ，Ｎ２＝０３５１１Ｉでエンコ
ードされ、同じ次数（ｎ−ｋ）１の有効デイジットの各
対に対して（ｎ−Ｋ）１■（ｎｋ）２■桁上げ値（ｎ−
（ｋ＋１）ｌ）＝（ｎ−ｋ）３＋桁上げ値となるように
Ｎ１及びＮ２を算術的に結合する。

父、少なくとも１つのデイジットが非有効である同じ順
位のデイジットの各対については結果のデイジットは非
有効である。

最後に、１つのデイジットが有効でありまるめ規則によ
って決められた大きさをもっており他方のデイジットが
非有効である同じ次数のデイジットの各対については、
桁上げ値は次に高次のデイジット位置まで伝播するので
、２つの数値のうちのより精度の高い方はより低い精度
の数値の最下位の有効デイジット位置までまるめられる
ことになる。

たとえば、Ｎ１＝８９３９ＩＩ，Ｎ２＝０３５ＩＩＩ，
ｂ＝５，Ｎ１＋Ｎ２＝Ｎ３の演算を行なうと、 前述の方法は加算に焦点を当てている。

実際、補数加算によってまるめ及び減算の両方を行なう
ためには減算を行なう時に第２の２値桁上げ信号（Ａ．
Ｂ）が必要となる。

局部的な桁あふれ、非有効減数、又は非有効な被減数及
びまるめ規則によって指定される量よりも小さい減数が
ある時に第２の桁上げ（ＡＢ）が必要となる。

次の例にまるめ及び桁上げの伝播の両方が示される。

加算及び減算の両方について桁上げ（ＣＢ又はＡＢ）は
（ｎ−ｋ）から（ｎ−ｋ−ｊ）までの』個の非有効デイ
ジットにわたって伝播する。

１０の補数加算はＳの９の補数をとり最下位の有効デイ
ジットに桁上げを強制することからなる。

従来技術と異なり、本発明は任意のｉｏ進法の機械で使
用することができデイジット対単位の算術処理と適合性
がある。

本発明を使用することによって、結果の数値の非有効デ
イジットが自動的に保存される。

本発明は固定又は浮動小数点法のいずれとも適合する。

（ポ）実施例 前述したように、多デイジットからなるオペランドの対
に対して行なう一連の２値処理においてデイジットの有
効性を探知し保存することは算術演算にとって有用であ
る。

非有効デイジットに特異なコードを付けること及びこの
ような数値で加算又は減算を行なうことは、過去におい
ては演算結果の打切りに至っていた。

まるめに必然的に行なわれなかった。

これに関して、打切りは特定のデイジットで数値を切る
ことであり、まるめは数値に残される最下位の有効デイ
ジットを調整することである。

たとえば、１０進数値２．７５６１を３つのデイジット
に打切る時その結果は２．７５になるのに対しまるめた
数は２．７６である。

第１図を参照すると多段の１０進法加算器／減算器が示
されている。

加算支は減算の操作は線３にそれぞれの値ゼロ又はｌを
印加することによって制御される。

Ｍ（被処理数）入力及びＳ（処理数）入力に１対のオペ
ランドが印加されると各段はデイジットＲを出力する。

加算の場合には高次の段への桁上げＣが発生されること
がある。

補数加算による減算の場合には２つまでの桁上げ（ＣＢ
及びＡＢ）が段から段に伝播することがある。

桁上げ予想機能を備えたＢＣＤ用のｉｏ進法加減算装置
の一例が米国特許第３６２９５６５号明細書に記載され
ている。

第２図は１０進法加算減算装置の１つの段３１のブロッ
ク図である。

この段は制御論理装置１１ｌデイジット１０進法演算装
置１５、及び１０進法結果操作装置１９を含んでいる。

線３上の１又はＯ信号はオペランド入力線２３及ひ１に
それぞれ現われるデイジットのビットを演算装置１５で
加算結合させるのか減算結合させるのかを示す。

演算装置は非有効デイジットのためのコード結合を有す
る単一段の有効演算を実行する。

演算装置は結果Ｒが負の数値であればこれを２つの補数
形の一方で表わす能力を有する。

制御論理装置１１は２つの１０進デイジット人力２３及
び１を備えている。

これらの入力は論理的にＭ及びＳで示す。

論理装置１１はＭ又はＳデイジットが非有効Ｉてあるか
どうかを判断し結果を操作装置１９に送る。

又論理装置はデイジット有効性の不一致を調べ段間信号
を線２５又は２９上に発生すべきかどうかを判断する。

桁上げ信号（次に低次の段からのＣＢｉ）は線５によっ
て制御論理装置１１及び演算装置１５に印加される。

しかし、１番−１の段から線７は出されるＡＢｉという
付加的な桁上げは論理装置１１だけに印加される。

表記上の調和のため（ｉ番＋ｉ），ｉ番、（１番−１）
なる用語は対応する（ｎ−（ｋ−１））（ｎ−ｋ），（
ｎ−（ｋ＋１）〕なる用語と同じである。

ｉ番＋１の段への桁上げ（ＣＢｉ＋１）の伝播は演算装
置におけるオペランドの演算結合によってばかりでなく
制御論理装置によっても判断される。

このことが論理装置及び演算装置からＯＲゲート２７に
接続する線１３及び１４によって示される。

付加的な桁上げ（ＡＢｉ＋１）は１番＋１の段への線２
５に発生される。

１９進演算装置の出力は４ビットであり、線１７によっ
て操作装置１９に送られる。

線１７上のデイジットは既にＢＣＤ形式でありうるが実
際の結果のデイジットＲを変更しなければならない場合
がよくある。

このことは１番−１の段からの１ｉ対の桁上げによって
局部的な桁あぶれが生じる場合に発生する。

操作装置１９の操作は制御論理装置１１から線９に出さ
れる信号によって制御される。

非有効デイジットを明瞭に表わすことができるようにデ
イジットのコードが充分な余裕を有するならば本発明は
いくつかの従来の数値表現に適用することができるが、
ｌＯ進数値の基数の補数表現が主であることを強調して
おく。

理解のため符号付き演算において”和動作”は同符号の
２つの数値の加算又は異符号の２つの数値の減算を意味
するものと定義する。

同様に“差動作″は同符号の２つの数値の減算又は異符
号の２つの数値の加算を意味するものと定義する。

差動作は第２の数値（減数）の補数を作りこれに第１の
オペランド（被減数）を加えることによって実行される
。

減数の大きさが被減数より太きければ、結果は補数形で
ある。

この状態は最高次のデイジットに桁上げが生じないこと
によって検出される。

この場合には再補数化と呼ばれる動作が必要である。

再補数化はＯから結果を引くことによって行なわれ、適
当な符号の付いこ結果が得られる。

第３図に示す本発明の実施例はＢＣＤコードに対して次
のように動作する。

ＢＣＤコードでは、００００＝０，ＯＯＯ１＝１，００
１０＝２，・・・・，１００１＝９である。

ビットの組合せ”１０１０”及び”１０１１”は両者と
も非有効デイジット″Ｉ”を表わすのに使用する。

ＢＣＤコードと純粋な２進数システムとは類似している
のでＢＣＤコードの２つのｌＯ進デイ冫ジットの加算は
２つの２進数の加算と非常によく似ている。

しかし、２つの１０進デイジットの和プラス次の低位か
らの桁上げが９より大きい時に問題を生じる。

特に和が１０−１５の範囲にあるならば、結果の２進数
は１０１０乃至１１１１で表わされるが、ＢＣＤコード
における和の表示は次の高位に対する桁上げを伴った０
０００乃至０１０１である。

さらに和が１６乃至１９の範囲にあるならば、結果の２
進数は基数１６すなわちｌ６の２進値位置への桁上げを
伴ったｏｏｏｏ乃至００１１の範囲にある。

この場合ＢＣＤコードでは１０進数の桁上げを伴った０
１１０乃至１００１である。

多くの従来の加算器と同様に基数１６の演算によって２
つのＢＣＤコードのオペランドを結合させる場合、基数
１６の結果に修正を行なわねばならない。

たとえは、１０進数の結果が９より大きい時デイジツト
１０乃至１５をとはし１０進数桁土げ信号を発生しなけ
ればならない。

ＩＢＭシステム３６０モデル４０に備えられるような従
来の演算装置では基数１６加算器に入るＢＣＤデイジッ
トの一方に゛６″が加えられた。

１０進数の結果が９より大きいならば、桁上げ同様結果
は正しいしかし、ｌＯ進数の結果が９以上であるならば
、基数１６の結果を調整するために”６″を引かなけれ
ばならない。

この修正は２進数１０１０（１０進数１０）を加え桁上
げを無視することによって１６を引くことによって実行
することができる１０の補数の加算によるｌＯ進数減算
においては、所与の１０進数値の９の補数は所与の数値
の各デイジットを９から引くことによって得られる数値
として定義される。

たとえば８２０６の９の補数は９９９９−８２０６＝１
７９３である。

ｎ桁の数値ＡからＢを引くにはＢに対して９の補数を作
り”強制″桁上げと共に加算することで充分である。

Ａは負であれば９の補数の形で表われる同様にＢは負で
あれは最初に１０の補数の形であるが、補数化動作及び
”強制桁上げ”によって真の形に変換されるので、負の
数値の減算は正の数値の加算と同等である。

補数加算における高位の桁上げの存在又は不存在は差が
被減数と同符号であるかどうかを示すのに使用すること
ができる。

Ａ又はＢの一方だけが負の時、減算中に桁あふれ状態に
なることかある。

第３図は非有効デイジット１を検出し結果のデイジット
の有効性を判断する回路を示す。

父、オペランドの特別の桁上げ歩進を川能にするよう修
正された加算回路網も示される。

第３図は２重柘上げ伝播のための検出回路を備える。

ＢＣＤ及びこれに類似した数値表現法に本発明を適用す
るためには第２の段間桁上げが必要であり局部的な桁あ
ふれに対処しうることか必要であることが見出された。

父、基数の補数減算中の桁上げの伝播は複数個の非有効
デイジット位置にわたって取扱われねばならない。

これらの点を考慮しながら第３図及び第２図を参照する
。

第３図において第２図の制御論理装置１１、演算装置１
５、操作回路１′９等の主制御ブロックが点線で示され
る。

ＢＣＤコードのオペランドは４ビットからなり並列に印
加される。

線２３は２値の重みを示すＭ８，Ｍ４，Ｍ２、及びＭ１
で表示される４本の導線を含む。

同様に線１は８８，Ｓ４，Ｓ２、及びＳ１からなる。

Ｍ及びＳの表示は補数加算による減算に主として重要で
ある。

被減数及び減数が人力の観点から容易に見分られるよう
にするためである。

線２３に現われるビットは論理装置１１内の対応するい
くつかの人力及び１０進演算装置を駆動する排他的ＯＲ
ゲート２０３に同時に印加される。

いく分の興味があるのは線５及びＴ上の段間桁上げ人力
ＣＢｉ及びＡＢｉが局部的な桁あふれ信号の発生に関係
するＡ．ＮＤゲート８３に接続されていることである。

さらに線３上の加算／減算制御信号が次に高次の段に結
合される線２５＋２の逆借り（ａｎｔｉｂｏｒｒｏｗ）
に関連した桁上げＡＢｉ＋１の発生に関係することに注
意する必要がある。

同様に通常の段間桁−ヒげＣＢｉ＋１は線２９によって
ＯＲゲ一ト２７から次に高次の段に結合される。

大切なことはデイジットが有効であるか否かということ
の判断である。

この判断はＭデイジットについてはＡＮＤゲート５１に
ビツトＭ８及びＭ２を印加することによって行なわれ、
Ｓデイジットの有効性はＡＮＤゲート１３にビツトＳ８
及びＳ２を印加するこ吉によってテストされる。

非有効デイジットは以前に１０１０又は１０１１として
コード化されているので、第２及び第４ビット位置に１
が存在すればそれぞれの線５２及び７４に非有効性の表
示が生じる。

線５２及ひ７４はｏｗゲ−ト７５に入力されその出力は
ＯＲゲ−ト１５２，１５５及び結果操作回路１９のＡＮ
Ｄゲート１５３に入力される。

従って、結果のデイジットは線２１の各ビット線Ｒ８，
Ｒ４，Ｒ２及びＲ１にＢＣＤコードとして現われる。

これらのビット線はＡＮＤゲート１５９，１６１，１６
３、及び１６５によって駆動される。

デイジットＭ又はＳの少なくとも一方が非有効であれは
結果のデイジットＲは非有効である。

Ｍ又はＳが非有効であることを示す１が線７６上に生じ
ると、１はＯＲゲート１５２乃至１５５を通ってＡＮＤ
ゲート１５９及び１６３にそれぞれ印加される。

局部的な桁あふれがなければｌがＡＮＤゲート入力の他
方にも印加される。

これによってビット位置Ｒ８及びＲ２に１が現われる。

線７６からの入力が反転されてＡＮＤゲート１５３及び
１６１を禁止するのでビット位置Ｒ４にＯが現われる。

こうして結果デイジントＲはｌ０１０又は１０ｌ１とし
てコード化される。

結果操作回路によって１０進演算装置１５の通常の演算
出力が変えられるもう１つの場合は局部桁あぶれが存在
する時である。

局部桁あふれは、股間桁上げ線５及び７の両方に１が生
じるとともに、Ｍデイジットが９でＳデイジットがＯす
なわちＳ８乃至Ｓ１のどのビット位置にも１がない状態
である。

この機能はデイジツトＭのビットをＡＮＤゲート６１に
印加することによってなされる。

ゲート６１はビットの組合せ１００１が存在するならば
線６２に１出力を出す。

同様にデイジットＳのどのビットもｌでないならばＮＯ
Ｒゲート６３が線６４に１出力を出す。

ＡＮＤゲ一ト８３には線６２，６４，５及び７が入力と
して接続されこれらの線に同時に１が生じると出力線８
４に１が現われる。

線８４は禁止ゲート１５７に印加されており、その並列
出力は操作回路１９のＡＮＤゲート１５９，１６１，１
６３、及び１６５に印加される。

局部桁あふれによってこれらのＡＮＤゲートが禁止され
るのでデイジットＲの各ビットはＯになる。

線７６及び８４は第２図に示す複数の制御信号９の一部
である。

次に“まるめ”について考察する。

まるめとは、数値の低位の有効デイジット（１つ又は複
数）をある規制に従って削除し残りの部分を調整するこ
とである。

まるめはオペランドが演算処理に入る前又は同時に行な
うことができる。

結果の最右端の有効デイジット位置のすぐ右のデイジッ
ト位置のオペランドの状態によって３つの場合がある。

第１の場合は、まるめるべき問題のデイジット位置が空
である（最低位の有効デイジット位置が最も右の位置で
ある）か又は両方のオペランドのデイジツト力月である
ため、まるめが必要ない場合である。

第２の場合は、第１オペランドの最低位の有効デイジッ
ト位置を切上げて次に低位のデイジットに桁上げを行な
う場合である。

これは、すぐ右の第２オペランド・デイジットが空か又
はＩの時に生じる。

第３の場合は、第１オペランドと合わせるため第２オペ
ランドの最低位の有効デイジットをまるめねばならない
場合である。

デイジソトがない状態は浮動小数点加算又は減算の際に
位取りのために１つのオペランドが右にシフトされる時
に第２及び第３の場合において生じることがある。

オペランドを演算結合する前にまるめ処理を行なうだけ
では不充分である。

単一の累算器構成ではより精度の高いオペランドほどま
るめによる変化を生じることがある。

従来第２オペランドは変更されることを予定されていな
い。

予めまるめることは演算装置を２度通さねばならないこ
ともあり時間の浪費である。

本発明ではＢＣＤコードの数値が１０進法コンピュータ
の演算装置で使用される。

同じ桁の有効デイジットの各対について、（ｎ−ｋ）１
■（ｎ−ｋ）ｚ■桁上げ値（ｎ一ｋ）＝（ｎ−ｋ）３＋
桁上げ値〔ｎ−（ｋ−１））である。

又、少なくとも１つのデイジットが非有効である同じ桁
のデイジットの各対については結果デイジットは非有効
である。

このことは第３図において強制Ｉに関連して説明した。

和処理において並行まるめ処理を行なう場合は同じ桁の
デイジットの各対について有効性に関する不一致が生じ
、有効デイジットが所与のまるめ規則に従う予定値より
も大きい場合、桁上げ値は次に高い桁のデイジット位置
に伝播する。

補数加算を使用する減算処理のために並行まるめ処理を
行なうと、″ｎ−ｋ”乃至″ｎ−（ｋ−ｊ）”のｊ個の
非有効デイジットにわたる桁上げ値を生じる。

和処理における並行まるめ処理について次の例を考える
。

規則を強調しておくと、両方のオペランド・デイジット
が”■”であれば結果デイジットも゛Ｉ”である。

一方のオペランド・デイジット力４“１”で他方がそう
でない場合も結果デイジットは”１”である。

デイジットの有効性が不一致であり有効デイジットがあ
るまるめ規則によれば４より大きいならば、桁上げが発
生され次の段に伝播する。

減算処理における並行まるめ処理については、最も左の
非有効デイジットが被処理数Ｍに属するか処理数Ｓに属
するかによって規則が修正される。

最も左の■デイジットがＭにあり予定値Ｂよりも大きけ
れば”借り”が伝播する。

このことを次の例で示す。

最も左の非有効デイジット位置が処理数デイジットにあ
るならば、被処理数がまるめられるべきであれば被処理
数の”極性″に対応する段間信号が発生される。

この信号を逆借り（ａｎｔｉｂｏｒｒｏｗ）信号と呼び
Ａ．Ｂで示す。

次の例を考える。並行まるめ処理を行なうならば減算処
理に対して２つの重みの段間信号が必要であることが明
らかである。

従来技術のリストで２番目に掲げた文献に記載されるよ
うな符号付きデイジット有効性演算においては実行は単
刀直入である。

この符号付きデイジット演算には３つの値の段間桁上げ
，すなわち重み＋１，０、及びーｌが用いられる。

直接減算を使用する減算処理で並行まるめを行なうため
の規則は次のとおりである。

Ｍ，＋８１が有効であれば、 （１）Ｒ・＝（Ｍ・＋ＡＢ・）−（Ｓ・十ＣＢｉ）（２
）ＡＢｉ＝１，Ｍ＝９，Ｓ＝Ｏならば、ＡＢｉ＋１−１
（３）（Ｍｉ＋ＡＢｉ）＜（Ｓｉ＋ＣＢｉ）ならば、Ｃ
Ｂ１＋１−１ Ｍ＋Ｓの少なくとも１つのデイジットがＩであるならば
、 （１）Ｍ＝Ｉ，４＜Ｓｉ≦９ならば、Ｒｉ＝１及びＣＢ
ｉ＋１＝１ （２）４＜Ｍく９，Ｓ＝Ｉならば、Ｒｉ＝Ｉ及び八Ｂ１
＋１＝１ （３）Ｍ＝Ｓ＝Ｉならば、Ｒｉ＝Ｉ及びＣＢｉ＋１＝Ａ
Ｂｉ＋１一〇 これまで本発明を符号付き演算に関して説明した。

１０の補数による減算のように補数の加算によって減算
を行なう場合の並行まるめ処理においては減数のデイジ
ット毎の補数は基数−１の補数である。

この補数は被減数に加えられ桁上げがＡＢ信号を通して
強制される。

他方の桁上げＣＢは通常の桁上げ及び被減数の切上げの
ために保持される。

代りに減数を切上げる必要があるならば、ＡＢ信号を禁
止することによって行なうことができる。

補数加算による減算の次の例において減数Ｓの基数−１
に対する補数をＳ′で表わす。

直接減算及び補数減算の両方を説明する。

この例で、ｉ番目の段でＭｉ＝Ｓ’ｉ＝Ｉ又はＳ＝Ｉで
あれば、ＡＢｉ＋１＝１である。

次の例は被減数デイジットを切上げることによって発生
される２重桁上げ伝播に対する同時必要性を説明するも
のである。

この最後の例では減数は被減数の有効デイジ
ットの桁に非有効デイジットを有する。

被減数のテイジット７を切上げたため第ｌのＣＢ信号が
発生された。

左から第３番目のデイジット位置において、加算器を１
回通すだけで補数加算による減算を行なう場合は、両方
の段間桁上げ信号が必要なことが明らかである。

前の例ではＭの有効デイジットがＳの非有効デイジット
と重なった。

今度の例ではＳの有効デイジットがＭの非有効デイジッ
トに重なる。

この場合、桁上げＡＢは最低次の有効デイジットまで伝
播しなければならない。

しかし、減数デイジットの切り上げはそのデイジット位
置において１だけ結果を減らす効果を有する。

減数デイジットの切り上げはその値があるまるめ規則で
指定される値よりも大きい時に生じる。

代表的には基数１０の演算ではデイジットが５以上の値
の時に生じる。

従って、補数デイジットは０，１，２，３、又は４であ
る。

Ｓ′デイジットが５より小さくＭデイジットがＩであれ
ば、ＡＢｉ＋Ｉ信号は１ではなく０である。

このことを次に示す。Ｍデイジット及びＳｌデイジット
が９で桁上げ信号のそれぞれが１の場合、゛局部桁あふ
れ”と呼ばれる補数演算における状態が生じる。

デイジット位置に対する和は”２０”である。

これは結果デイジットＲを゛０”に強制しＡＢ１＋１及
びＣＢｉ＋１の両方を１に等しくすることによって取扱
われる。

この例を次に示す。再び第３図を参照すると、逆借りＡ
ＢがＯＲゲー９１を駆動するＡＮＤゲート８５，８７及
び８９によって発生される。

このような桁上げは、線８４から局部桁あぶれがあるか
、演算が減算モードであってＳが非有効であるか又は演
算が減算モードであってＭが非有効でありまるめＳ入力
７２がＯで反転されてＡＮＤ８７に１として現われると
きに発生される。

Ｓが４以下の値については線７２上の切上げＳは０であ
る。

これに対応するＳ′の値は５以上である。

Ｍの値も５以上の時に切上げられＯＲゲート５９からの
線６０に１が現われる。

ＡＮＤゲート５３，５５及び５７はＯＲ５９を駆動し、
その入力Ｍ８，Ｍ４，Ｍ２、及びＭ１はＡＮＤ５７の出
力でＭ＝５が表わされるよう配置されている。

６又は７に等しいＭはＡＮＤ５５を通り８に等しいＭは
ＡＮＤ５３を通る。

Ｓ及びＳ８，Ｓ４，８２，Ｓ１に関してはＡＮＤ６５，
６７，６９について同じことがいえる。

ＡＮＤ７７，７９及びＯＲ８１は他方の桁上げ信号ＣＢ
１＋冫を発生するための２つの論理状態のうちの一方を
規定する。

Ｓが非有効でＭが５より大きいか又はＭが非有効でＳが
５より大きく演算が加算であるならばゲート８１から線
１３に１が現われる。

ＡＮＤ７７が第１の条件に関係しＡＮＤ７９が第２の条
件に関係する。

これまでに股間桁上げＡＢ及びＣＢ並びに局部桁あぶれ
を第３図に関連して説明したが、制御論理装置１１には
６加算及び１加算回路２０１並びに排他的ＯＲ２０３及
び２０５が含まれる。

排他的ＯＲは演算装置１５の２進加算器１２９を駆動す
る。

演算装置には加算器１２９の３つの有効デイジットＢ８
，Ｂ４、及びＢ２に応答する６減算回路１５１も含まれ
る。

回路１５１の３つの出力ＤＢ，Ｄ４，Ｄ２はゲート１５
２，１５３，′１５５に入力される。

２進加算器１２９のＢ１出力はＡＮＤ１６５に入力され
る。

ＢＣＤ（８，４，２．１）コードで１０進演算を行なう
には、基本的には１つの２進加算器を使用するモジュー
口１６であるコードでモジュー口１０演算を行なうよう
にする。

２進加算器出力Ｂはオペランドの和が１０より小さけれ
ば正しい。

しかし、Ｂが９乃至１０の範囲にある場合、和はＢに６
を加えることによって修正される。

このような回路は”Ｉｎｔｒｏｄｕｃｔｉｏｎ ｔｏ
Ｃｏｍｐｕｔｅｒ Ａｒｃｈｉｔｅｃｔｕｒｅ”１９７
５年）Ｓｃｉｅｎｃｅ Ｒｅ−ｓｅａｒｃｈ Ａｓｓｏ
ｃｉａｔｅｓ発行に記載されている０しかし、この文献
に記載の装置はＢが９乃至１６の範囲にある場合の桁上
げ手段を含まない。

従って、このような結果を検出する特別の論理装置が必
要である。

これに対して本発明の実施例ではオペランドの一方（被
減数）に６が自動的に加えられ、次いで１６進法加算が
行なわれ、次に桁上げ信号が探される。

桁上げ信号が存在しなければ、すなわち第３Ｂ図の線１
４のＣｏｕｔが０であれば結果Ｂは正しくなく回路１５
１で６が引かれ修正数値Ｄを発生する。

Ｃｏｕｔ出力が２１に等しければ回路１５１に印加され
るＢは変更されることなく結果操作回路１９に送られる
。

６加算及び１加算回路２０１においてｌ加算回路は６加
算回路と相互に排地的である。

これに関して被減数に対する１の加算は減算中にのみ生
じる。

加算動作中に被減数に対して６を加算する動作は３つの
ＡＮＤ，ＯＲゲート群によって制御される。

このゲート群は、ＡＮＤ９３，９５，９７及びＯＲ９９
；ＡＮＤＩ０３，１０５、及びＯＲ１０７；ＡＮＤ１０
９，１１１及びＯＲＩ１３である。

第１のゲート群の出力１００は排他的ＯＲ１０１の第１
人力となる。

第２のゲート群の出力１０８は排他的ＯＲ１１５の第１
入力となり第３のゲート群の出力１１４は排他的ＯＲ１
１７の第１人力となる。

線３上のＯ信号によって加算動作が要求される，この信
号は反転器７８で１に反転されＡＮＤ９３，９５，１０
３、及び１０９を条件づける。

Ｍ４又はＭ２が１であるか又はＭ４，Ｍ２，Ｍｌが１で
Ｓが非有効であればｌ信号が出力線１００に現われる。

同様に、Ｓが非有効でＭ２及びＭ１が１である時又は加
算信号の存在でＭ２が０である時に出力１１４が１にな
る。

排他的ＯＲゲート群２０３からの出力１０２，１１６，
１１８及び１２０は２進加算器１２９に入力される。

又、第２のＯＲゲート群２０５からの出力１２２，１２
４，１２６、及び１２８は加算器１２９に入力される。

機能的には排他的ＯＲゲート群２０３は線３で加算が規
定される時２進加算器１２９にＭ＋６を通す。

しかし、入力１００，１０８及び１１４は０であるから
Ｍは直接通される。

これによって排他的ＯＲゲート１０１，１１５、及び１
１７が禁止される。

線３によって加算が規定されている時第２の排他的ＯＲ
群２０５はＳ（処理数）の各ビットを２進加算器１２９
に通す。

線３上の加算信号Ｏによって線１２１，１２３，１２５
、及び１２７は禁止される。

しかし、減算中には入力３は１であり減数８８．８４，
Ｓ２、及びＳ１がＯＲ１２１，１２３，１２５、及ぱ１
２７にそれぞれ印加される。

これは１５の補数を形成することと論理的に同じである
。

又、これは９の補数を形成し＋６を加えることと同じで
ある。

前述したように、線１４のＣｏｕｔがＯに等しい時、６
減算回路１５１が加算器１２９の出力を６だけ減らす。

これは排他的ＯＲゲート１３１，１３３、及び１３９に
よって行なわれる。

Ｃｏｕｔ出力が０に等しい時、反転器１４１によって線
１４２に１が生じる。

線１４２は排他的ＯＲ．１３９及びＡ．ＮＤ１３７の入
力となる。

Ｃｏｕｔが０に等しいと同時に、９＜Ｂ≦１：１６であ
ればＢ８は工でＢ４若しくはＢ２又はこの両者が１であ
る。

Ｂ２がｌでＢ４がＯであれば１が線１３８を通って排他
的ＯＲ１３３に送られＤ４が１になる。

Ｂ４及びＢ２の両者が１であればＡＮＤ ＮＯＴゲート
１３５によって排他的ＯＲ１３ｌがセットされＢ８が通
過しＤ８がｌにＤ２がＯになる。

これらのすべての動作において排他的ＯＲは入力が不一
致のときにだけｌ出力を発生する。

回路１５１の出力Ｄ８，Ｄ４、及びＤ２はゲート１５２
，１５３，１５５を通る強制桁上げがない状態でＡＮＤ
１５９，１６１及び１６３を通る，２進加算器からの最
も低次のデイジット出力Ｂｌ．はＡＮＤ１６５に直接印
加される。

結果のビットＲ８，Ｒ４，Ｒ２，Ｒ１は局部桁あふれが
ない状態ではＤＢ ，Ｄ４，Ｄ２及びＢ１に対応する。

装置の動作を説明するために次のように仮定する。

Ｍ−Ｍ８Ｍ４Ｍ２Ｍ１＝Ｉ＝１０１０，ＣＢ１＝ＯＳ＝
Ｓ８Ｓ４Ｓ２Ｓ１−６−０１１０，ＡＢｉ＝０であれば
、Ｍ＋ＳについてＲ＝Ｉ ，Ｃｉ＋１＝１である。

ただしＭ＝Ｉ，Ｓ＝６又はＭ＝６，Ｓ＝Ｉである。

■デイジットｌＯ１０を被減数に適用し６デイジツト０
１１０を減数に適用するとＭ８及びＭ２がｌでＡＮＤ５
１に印加されるのでＭが１として検出されＩがＯＲ７５
，７６を通って操作回路１９に印加され、■がＯＲ１５
２を通る。

局部桁あふれがないので線８４にゼロが現われ回路１９
において反転器１５７によって１に反転される。

このことは１がＡＮＤ１５９を通りＲ８に現われること
を意味する。

ＡＮＤゲート１５３及び１６１はＡＮＤ１５３への入力
がＯに反転されるので禁止される。

これはＲ４が０てあることを意味する。

強制Ｉを表わずＪがＯＲ１５５及びＮΦ１６３を通るの
でＲ２は１である。

Ｉは１０１０又は１０１１と定義したのでＲ１の実際の
ビット値は重要でない。

Ｓが０１１０に等しいのでビットＳ４及びＳ２が両方と
も１であり１がＡＮＤ６γ，ＯＲ７１を伝播し線７２で
Ｓを切り上げる．これが反転されてＡＮＤ８７が禁止さ
れる。

局部桁あふれ８４がないのでＡＮＤ８５の出力はない１
加算動作の時にに線３に０が現われるのでＡＮＤ８９が
禁止される。

このことは線２５に桁上げＡＢｉ＋１がないことを意味
する。

桁あぶれの問題に関してＩがＮＯＲ６３を通りＡＮＤ８
３に印加されるけれども、ＣＢｉ及びＡＢｉはＯのまま
であるからゲート８３は禁止されたままである。

減算デイジットも排他的ＯＲ群２０５に印加される。

排他的ＯＲ群は減算中に減数ビットを選択的に反転する
。

加算中はゲーＮ２１，１２３，１２５、及び１２７が禁
止されるので減数デイジットは２進加算器まで不変更で
右に送られる。

これは線１２２に０、線１２４に１、線１２６に１１線
１２８に０が現われることを意味する。

排他的ＯＲ群２０３のいくつかの排他的ＯＲゲートはタ
ーン・オンする。

特にゲート１０１及び１１７がターン・オンする。

このことは線１００及び１１４上に２進工が現われ線１
０８に０が現われることを意味する。

Ｍ２ビットが１で線４のビットが１であるから線１００
に２進１が現われる。

Ｍ２ビットが反転されてＡＮＤ１０３が禁止されるので
線１０８はＯになる。

Ｓが有効で線７４人力がＯであるからＡＮＤ１０５は禁
止される。

加算が要求される時線３にＯが現われるが、これが反転
器７８で反転されて線４に１出力として現われる。

これによってＡＮＤ１０９及びＯＲ１１３が駆動され線
１１４に１が現われる。

排他的ＯＲ群２０３の各ゲートの入力が一致するので線
１０２，１１６，１１８、及び１２０にＯ出力が現われ
る。

２進加算器１２９への入力を上記のように規定すると、
線１４上のＣｏｕｔ出力はＯである。

線１３の値が０であるから、０がＯＲ２７を伝播する。

段間桁上げ及び局部桁あぶれの場合と同様である。

【図面の簡単な説明】 第１図はＢＣＤコード用のｌＯ進法加減算装置を示す図
、第２図は第１図の装置中の１つの段を示す図、第３図
、第３Ａ図、第３Ｂ図は結果ディジットの有効性を判断
するため及び非有効ディジントＩを検出するための回路
を示す図である。 ３１・・・・・・演算装置の１つの段、１１・・・・・
・制御論理回路、１５・・・・・・ｌディジット１０進
法演算手段、１９・・・・・・結果操作手段。

Claims (1)

1. 【特許請求の範囲】 １ 複数ビット表現の第１の１０進数値Ｎ１＝ｎ１（ｎ
   −１）１（ｎ−２），・・・（ｎ−ｋ）１・・・・・及
   び第２の１０進数値Ｎ２＝ｎ２（ｎ−１）２（ｎ−２）
   ２・・・・（ｎ−Ｋ）２・・・・を演算装置に入力して
   加算又は減算の演算■を行なって得られる第３の１０進
   数値Ｎ３＝ｎ３（ｎ−１）３（ｎ−２）３・・・・（ｎ
   −ｋ）３・・・・におけるデイジットの有効性を追跡す
   る装置であって、 Ｎ１及びＮ２の各有効デイジットを複数ビット表現でコ
   ード化しＮ１及びＮ２の非有効デイジットを特異な複数
   ビット表現Ｉでコード化する手段と、前記コード化手段
   でコード化された数値Ｎ１及びＮ２を前記演算装置に入
   力する手段とを備え、前記演算装置は、 同じ桁の有効デイジットに対して（ｎ−Ｋ）ｔ■（ｎ−
   Ｋ）２■桁上げ値（ｎ−（ｋ＋１））の演算を行ない（
   ｎ−ｋ）ａ及び次に高位のデイジット位置に対する桁上
   げを発生する手段と、 Ｎ１及びＮ２の同じ桁の１対のデイジット（ｎ−Ｋ）１
   ，（ｎ−ｋ）２の少なくとも一方が非有効デイジットで
   あることに反応して（ｎ−ｋ）３＝Ｉの結果デイジット
   を発生する手段と、 Ｎ１及びＮ２の同じ桁の１対のデイジットの一方が非有
   効で他方が有効且つまるめ規則によって定めた予定値よ
   り大きいことに応答して次に高位のデイジット位置に対
   する桁上げを発生する手段とを備え、２つの数値のより
   精度の高い方の数値が他方の数値の最低位の有効デイジ
   ット位置までまるめられるようにされている、前記有効
   性追跡装置。