JP2695178B2 - 演算回路 - Google Patents
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Description
【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術 （第２図） 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 本発明の一実施例 （第１図） 発明の効果 〔概 要〕 浮動小数点表記法の演算を行う演算回路に関し、 ALU本体以外の処理回路の遅延時間を短くして演算を
高速化できる演算回路を提供することを目的とし、 指数部と仮数部からなる浮動小数点表記法により表さ
れる２つの数の指数部の大小を比較して一方の仮数部に
ついて要求シフト数を決定する比較手段と、前記２つの
数の仮数部を選択的に出力する選択手段と、仮数部をシ
フトさせるシフト回路及び該シフト回路をバイパスする
第１のバイパス路を有するシフト実行手段と、前記選択
手段から出力される一方の仮数部とシフト実行手段から
出力される他方の仮数部につき、加減算を行う仮数部演
算手段と、２の補数を求める補数器及び該補数器をバイ
パスする第２のバイパス路を有する補数演算手段と、を
有する演算回路において、前記２つの数の指数部が異な
るときは、前記シフト実行手段において、前記選択手段
から出力される小さい方の仮数部を前記シフト回路によ
り前記要求シフト数だけシフトさせ、前記仮数部演算手
段において、減算の場合には絶対値の大きなオペランド
から小さなオペランドを減算し、前記補数演算手段にお
いて、前記仮数部演算手段の出力を第２のバイパス路を
通して出力するとともに、前記２つの数の指数部が同一
であるときは、前記シフト実行手段において、仮数部を
第１のバイパス路を通して出力し、前記補数演算手段に
おいて、前記仮数部演算手段の出力を補数器により変換
することを特徴とする。
高速化できる演算回路を提供することを目的とし、 指数部と仮数部からなる浮動小数点表記法により表さ
れる２つの数の指数部の大小を比較して一方の仮数部に
ついて要求シフト数を決定する比較手段と、前記２つの
数の仮数部を選択的に出力する選択手段と、仮数部をシ
フトさせるシフト回路及び該シフト回路をバイパスする
第１のバイパス路を有するシフト実行手段と、前記選択
手段から出力される一方の仮数部とシフト実行手段から
出力される他方の仮数部につき、加減算を行う仮数部演
算手段と、２の補数を求める補数器及び該補数器をバイ
パスする第２のバイパス路を有する補数演算手段と、を
有する演算回路において、前記２つの数の指数部が異な
るときは、前記シフト実行手段において、前記選択手段
から出力される小さい方の仮数部を前記シフト回路によ
り前記要求シフト数だけシフトさせ、前記仮数部演算手
段において、減算の場合には絶対値の大きなオペランド
から小さなオペランドを減算し、前記補数演算手段にお
いて、前記仮数部演算手段の出力を第２のバイパス路を
通して出力するとともに、前記２つの数の指数部が同一
であるときは、前記シフト実行手段において、仮数部を
第１のバイパス路を通して出力し、前記補数演算手段に
おいて、前記仮数部演算手段の出力を補数器により変換
することを特徴とする。
本発明は、演算回路に係り、詳しくは浮動小数点表記
法の演算を行う演算回路に関する。
法の演算を行う演算回路に関する。
固定小数点表現では、表現できる数の範囲が狭いため
非常に大きな数を表すことができない。また、固定小数
点表現は通常整数のみを扱うことが多く、したがって科
学技術計算などに必要な実数を表すための表記法が別に
必要となる。このようなことから、仮数と指数と呼ばれ
る２つの数を組み合わせた浮動小数点表記法（floating
point representation）が考案された。
非常に大きな数を表すことができない。また、固定小数
点表現は通常整数のみを扱うことが多く、したがって科
学技術計算などに必要な実数を表すための表記法が別に
必要となる。このようなことから、仮数と指数と呼ばれ
る２つの数を組み合わせた浮動小数点表記法（floating
point representation）が考案された。
一般的な浮動小数点数は、基数（radix）がＲのと
き、次のように示される。
き、次のように示される。
（−１）ｓ・ｍ・Re （１・18） ここに、ｓは符号（sign）で、正のときｓ＝０、負の
ときｓ＝１である。また、ｍとｅはそれぞれ仮数（mant
issa）、指数（exponent）であり、これらを固定小数点
で表したものを組み合わせたものがコンピュータ内の浮
動小数点表現である。なお、浮動小数点表現では、仮数
ｍの長さが有効けたの長さを決めるので、精度の良い数
値を必要とする場合は、仮数部の長さを大きくした表現
が用いられる。
ときｓ＝１である。また、ｍとｅはそれぞれ仮数（mant
issa）、指数（exponent）であり、これらを固定小数点
で表したものを組み合わせたものがコンピュータ内の浮
動小数点表現である。なお、浮動小数点表現では、仮数
ｍの長さが有効けたの長さを決めるので、精度の良い数
値を必要とする場合は、仮数部の長さを大きくした表現
が用いられる。
このような浮動小数点演算は整数演算と比べ、ダイナ
ミックレンジが広く精度も高い。特に、近時は各種の高
度な演算要求に沿うように高速のものが求められる傾向
にある。
ミックレンジが広く精度も高い。特に、近時は各種の高
度な演算要求に沿うように高速のものが求められる傾向
にある。
従来のこの種の浮動小数点演算回路としては、例えば
第２図に示すようなものがある。同図に示すものは、２
を基数とする２つの入力数（入力オペランド）A,Bにつ
いての演算を行うものである。いま、入力オペランドＡ
の仮数部をaf,指数部をae,Bの仮数部をbf,指数部をbeと
すると、 Ａ＝af 2ae Ｂ＝bf 2be と表される。
第２図に示すようなものがある。同図に示すものは、２
を基数とする２つの入力数（入力オペランド）A,Bにつ
いての演算を行うものである。いま、入力オペランドＡ
の仮数部をaf,指数部をae,Bの仮数部をbf,指数部をbeと
すると、 Ａ＝af 2ae Ｂ＝bf 2be と表される。
入力オペランドA,Bが入力した場合、A,Bは指数部と仮
数部に分けた上で演算を行う必要があるため、それぞれ
の指数部は指数部比較器１に入力され、それぞれの仮数
部はセレクタ２、３に入力される。そして、まず指数部
比較器１によってaeとbeの大小関係が比較され、小さい
方の仮数部はセレクタ２、３によって選択され、指数部
が同一の値となるようにシフタ４によってシフトされ
る。次いで、シフト後の値と他方のシフトしないオペラ
ンドをALU5によって演算する。一方、ALU5における演算
後の値が負数（主に減算のとき）になる場合は、ALU5の
出力は２の補数表示となっているため、これを通常表示
（例えば、IEEE標準フォーマット）に変換する必要か
ら、補数器６が設けられる。また、図面では略している
が、その後補数器６の出力を必要に応じて正規化、丸め
等をおこない、答が求められる。
数部に分けた上で演算を行う必要があるため、それぞれ
の指数部は指数部比較器１に入力され、それぞれの仮数
部はセレクタ２、３に入力される。そして、まず指数部
比較器１によってaeとbeの大小関係が比較され、小さい
方の仮数部はセレクタ２、３によって選択され、指数部
が同一の値となるようにシフタ４によってシフトされ
る。次いで、シフト後の値と他方のシフトしないオペラ
ンドをALU5によって演算する。一方、ALU5における演算
後の値が負数（主に減算のとき）になる場合は、ALU5の
出力は２の補数表示となっているため、これを通常表示
（例えば、IEEE標準フォーマット）に変換する必要か
ら、補数器６が設けられる。また、図面では略している
が、その後補数器６の出力を必要に応じて正規化、丸め
等をおこない、答が求められる。
なお、最も広く使われている２進の浮動小数点規格
は、IEEE、DEC、IBM、MIL−Std−1750Aの四つである。
いずれも単精度の浮動小数点を32ビットの語長で表して
いる。いずれの規格も倍精度データをサポートしてお
り、なかには拡張形式の単精度や拡張形式の倍精度など
他のデータ形式をサポートしているものもある。
は、IEEE、DEC、IBM、MIL−Std−1750Aの四つである。
いずれも単精度の浮動小数点を32ビットの語長で表して
いる。いずれの規格も倍精度データをサポートしてお
り、なかには拡張形式の単精度や拡張形式の倍精度など
他のデータ形式をサポートしているものもある。
IEEEの作業グループは、「ANSI/IEEE Std 754−198
5」に示す仕様を、移植性の高い浮動小数点ソフト用の
強力な規格として提案している。この規格案は広い支持
を受けており、今後作られるハードウエアの大部分の基
本になっていくと考えられる。
5」に示す仕様を、移植性の高い浮動小数点ソフト用の
強力な規格として提案している。この規格案は広い支持
を受けており、今後作られるハードウエアの大部分の基
本になっていくと考えられる。
しかしながら、このような演算回路にあっては、信号
が必ずシフタや補数器を通過する構成となているが、２
つの入力オペランドの組み合せによっては必ずしもこれ
らを通過させなくてもよい場合があり、この点から考え
ると信号処理の遅延が存在し、高速演算への改善が望ま
れていた。
が必ずシフタや補数器を通過する構成となているが、２
つの入力オペランドの組み合せによっては必ずしもこれ
らを通過させなくてもよい場合があり、この点から考え
ると信号処理の遅延が存在し、高速演算への改善が望ま
れていた。
一例として、最も遅延となるクリティカルパスは、指
数部比較器→シフタ４→ALU5→補数器６の場合である。
一般的には、ALU5の遅延よりシフタ４、補数器６等の合
計の遅延の方が大きくなっている。
数部比較器→シフタ４→ALU5→補数器６の場合である。
一般的には、ALU5の遅延よりシフタ４、補数器６等の合
計の遅延の方が大きくなっている。
そこで本発明は、ALU以外の処理回路の遅延時間を短
くして演算を高速化できる演算回路を提供することを目
的としている。
くして演算を高速化できる演算回路を提供することを目
的としている。
本発明による演算回路は、上記目的達成のため、指数
部と仮数部からなる浮動小数点表記法により表される２
つの数の指数部の大小を比較して一方の仮数部について
要求シフト数を決定する比較手段と、前記２つの数の仮
数部を選択的に出力する選択手段と、仮数部をシフトさ
せるシフト回路及び該シフト回路をバイパスする第１の
バイパス路を有するシフト実行手段と、前記選択手段か
ら出力される一方の仮数部とシフト実行手段から出力さ
れる他方の仮数部につき、加減算を行う仮数部演算手段
と、２の補数を求める補数器及び該補数器をバイパスす
る第２のバイパス路を有する補数演算手段と、を有する
演算回路において、前記２つの数の指数部が異なるとき
は、前記シフト実行手段において、前記選択手段から出
力される小さい方の仮数部を前記シフト回路により前記
要求シフト数だけシフトさせ、前記仮数部演算手段にお
いて、減算の場合には絶対値の大きなオペランドから小
さなオペランドを減算し、前記補数演算手段において、
前記仮数部演算手段の出力を第２のバイパス路を通して
出力するとともに、前記２つの数の指数部が同一である
ときは、前記シフト実行手段において、仮数部を第１の
バイパス路を通して出力し、前記補数演算手段におい
て、前記仮数部演算手段の出力を補数器により変換する
ことを特徴とする。
部と仮数部からなる浮動小数点表記法により表される２
つの数の指数部の大小を比較して一方の仮数部について
要求シフト数を決定する比較手段と、前記２つの数の仮
数部を選択的に出力する選択手段と、仮数部をシフトさ
せるシフト回路及び該シフト回路をバイパスする第１の
バイパス路を有するシフト実行手段と、前記選択手段か
ら出力される一方の仮数部とシフト実行手段から出力さ
れる他方の仮数部につき、加減算を行う仮数部演算手段
と、２の補数を求める補数器及び該補数器をバイパスす
る第２のバイパス路を有する補数演算手段と、を有する
演算回路において、前記２つの数の指数部が異なるとき
は、前記シフト実行手段において、前記選択手段から出
力される小さい方の仮数部を前記シフト回路により前記
要求シフト数だけシフトさせ、前記仮数部演算手段にお
いて、減算の場合には絶対値の大きなオペランドから小
さなオペランドを減算し、前記補数演算手段において、
前記仮数部演算手段の出力を第２のバイパス路を通して
出力するとともに、前記２つの数の指数部が同一である
ときは、前記シフト実行手段において、仮数部を第１の
バイパス路を通して出力し、前記補数演算手段におい
て、前記仮数部演算手段の出力を補数器により変換する
ことを特徴とする。
本発明では、２つの数の指数部が異なるときは絶対値
の小さい方の仮数部がシフト回路によりシフトされて仮
数部の演算を行われるが、その出力は必ず正であるか
ら、答えは２の補数器をバイパスして出力される。
の小さい方の仮数部がシフト回路によりシフトされて仮
数部の演算を行われるが、その出力は必ず正であるか
ら、答えは２の補数器をバイパスして出力される。
一方、指数部が同一であるときはシフト回路をバイパ
スして仮数部同士の演算を行われた後、その出力は２の
補数器を通過する。
スして仮数部同士の演算を行われた後、その出力は２の
補数器を通過する。
したがって、シフト回路あるいは２の補数器の何れか
一方は必ず省かれることとなり、全体の遅延時間が大幅
に減少する。
一方は必ず省かれることとなり、全体の遅延時間が大幅
に減少する。
以下、本発明を図面に基づいて説明する。
第１図は本発明に係る演算回路の一実施例を示す図で
ある。まず、構成を説明する。第１図において、10は指
数部比較器、11、12はセレクタ、13はシフタ（シフト回
路）、14はALU（仮数演算手段）、15は補数器であり、
これらは従来と同様の機能を有している。
ある。まず、構成を説明する。第１図において、10は指
数部比較器、11、12はセレクタ、13はシフタ（シフト回
路）、14はALU（仮数演算手段）、15は補数器であり、
これらは従来と同様の機能を有している。
本実施例では、この他に新たな構成として符号判定回
路16およびセレクタ17、18が追加されている。符号判定
回路16には指数部比較器10およびALU14の出力が入力さ
れており、符号判定回路16は指数部比較器10から出力さ
れる指数部の比較に基づく大小の判定結果およびALU14
から出力される仮数部の演算結果によって答えの符号を
判定し、判定結果を後段に送る。また、指数部比較器10
は指数部の大小を比較して一方の仮数部についての要求
シフト数（シフト数＝０を含む）を決定する。上記指数
部比較器10および符号判定回路16は全体として比較手段
20を構成する。また、セレクタ11、12は選択手段21を構
成し、選択手段21は指数部比較器10の出力に基づいて２
つの数の仮数部を選択的に出力する。
路16およびセレクタ17、18が追加されている。符号判定
回路16には指数部比較器10およびALU14の出力が入力さ
れており、符号判定回路16は指数部比較器10から出力さ
れる指数部の比較に基づく大小の判定結果およびALU14
から出力される仮数部の演算結果によって答えの符号を
判定し、判定結果を後段に送る。また、指数部比較器10
は指数部の大小を比較して一方の仮数部についての要求
シフト数（シフト数＝０を含む）を決定する。上記指数
部比較器10および符号判定回路16は全体として比較手段
20を構成する。また、セレクタ11、12は選択手段21を構
成し、選択手段21は指数部比較器10の出力に基づいて２
つの数の仮数部を選択的に出力する。
セレクタ17はシフタ13とALU14の間に介挿され、指数
部比較器10からのシフト判別結果が入力される。そし
て、セレクタ17はシフタ13の出力とセレクタ12からの出
力とを択一的に選択（セレクト）して、その選択したデ
ータをALU14に送る。具体的には、シフト数が０のとき
はシフタ13をバイパスする第１のバイパスライン13aを
介してセレクタ12の出力を直接的にALU14に送り、その
他のときはシフタ13の出力をALU14に送る。したがっ
て、シフタ13に対してはバイパスライン13aが新たに設
けられることになる。上記シフタ13、セレクタ17および
第１のバイパスライン13aはシフト実行手段22を構成す
る。
部比較器10からのシフト判別結果が入力される。そし
て、セレクタ17はシフタ13の出力とセレクタ12からの出
力とを択一的に選択（セレクト）して、その選択したデ
ータをALU14に送る。具体的には、シフト数が０のとき
はシフタ13をバイパスする第１のバイパスライン13aを
介してセレクタ12の出力を直接的にALU14に送り、その
他のときはシフタ13の出力をALU14に送る。したがっ
て、シフタ13に対してはバイパスライン13aが新たに設
けられることになる。上記シフタ13、セレクタ17および
第１のバイパスライン13aはシフト実行手段22を構成す
る。
一方、セレクタ18は補数器15の後段側に設けられ、同
じく指数部比較器10からのシフト判別結果が入力され
る。そして、セレクタ18はシフト数が０以外のときは補
数器15をバイパスする第２のバイパスライン15aを介し
てALU14の出力を後段に送り、シフト数が０のときは補
数器15の出力を後段に送る。したがって、補数器15に対
してはバイパスライン15aが設けられることになる。上
記補数器15、セレクタ18および第２のバイパスライン15
aは全体として補数演算手段23を構成する。
じく指数部比較器10からのシフト判別結果が入力され
る。そして、セレクタ18はシフト数が０以外のときは補
数器15をバイパスする第２のバイパスライン15aを介し
てALU14の出力を後段に送り、シフト数が０のときは補
数器15の出力を後段に送る。したがって、補数器15に対
してはバイパスライン15aが設けられることになる。上
記補数器15、セレクタ18および第２のバイパスライン15
aは全体として補数演算手段23を構成する。
次に、作用を説明する。
一般に、浮動小数点表記法での演算において、この補
数器が必要となるのは、ALUの出力が負になる場合のみ
で、これは入力オペランドA,Bの減算（負の加算も含
む）に限られる。したがって、減算での演算例を示して
本実施例の効果に言及する。
数器が必要となるのは、ALUの出力が負になる場合のみ
で、これは入力オペランドA,Bの減算（負の加算も含
む）に限られる。したがって、減算での演算例を示して
本実施例の効果に言及する。
入力オペランドは従来と同様にA,Bとし、以下、演算
の態様別に分けて説明する。
の態様別に分けて説明する。
指数部が異なる場合 ae≠beの場合、入力オペランドA,Bの絶対値の大小は
指数部比較器10により判別され、その大きさの違いに応
じたシフト数がシフタ13に入力されるとともに、何れの
入力オペランドをシフトさせるかの選択指令がセレクタ
11あるいは12に入力される。これにより、小さい方のオ
ペランドがシフタ13に入力され、必要なシフト数だけシ
フトされた後、セレクタ17を介してALU14に入力され
る。なお、このときシフト数が０でないからセレクタ17
はシフタ13からの出力データを選択している。次いで、
ALU14で仮数部同士についての減算が行われるが、この
ケースでは出力は必ず正であり、補数器15を通らずにセ
レクタ18を介して答えが出力される。
指数部比較器10により判別され、その大きさの違いに応
じたシフト数がシフタ13に入力されるとともに、何れの
入力オペランドをシフトさせるかの選択指令がセレクタ
11あるいは12に入力される。これにより、小さい方のオ
ペランドがシフタ13に入力され、必要なシフト数だけシ
フトされた後、セレクタ17を介してALU14に入力され
る。なお、このときシフト数が０でないからセレクタ17
はシフタ13からの出力データを選択している。次いで、
ALU14で仮数部同士についての減算が行われるが、この
ケースでは出力は必ず正であり、補数器15を通らずにセ
レクタ18を介して答えが出力される。
このように、必ず絶対値の大きなオペランドから小さ
なオペランドを減算するようにすれば、ALU14の出力は
常に正となって補数器15は必要がなく、これは処理時間
の短縮を意味する。なお、セレクタ17、18の処理はシフ
タ13や補数器15に比べると比較にならない程速い。すな
わち、単なるスイッチであるからである。なお、このケ
ースでは符号は符号判定回路16により判定されている。
なオペランドを減算するようにすれば、ALU14の出力は
常に正となって補数器15は必要がなく、これは処理時間
の短縮を意味する。なお、セレクタ17、18の処理はシフ
タ13や補数器15に比べると比較にならない程速い。すな
わち、単なるスイッチであるからである。なお、このケ
ースでは符号は符号判定回路16により判定されている。
指数部が同一の場合 ae＝beの場合、入力オペランドの大小関係は仮数部を
見なければ判断できない。また、仮数部の大小によって
は減算結果が負の値となる可能性もある。仮に負となる
場合は２の補数器を通さなければならず、この部分のパ
スは遅延となるが、指数部が同一であるから、シフタに
よる仮数部シフトの処理は必要なく、この部分（シフ
ト）のパスを省くことで、処理の高速化が図られる。
見なければ判断できない。また、仮数部の大小によって
は減算結果が負の値となる可能性もある。仮に負となる
場合は２の補数器を通さなければならず、この部分のパ
スは遅延となるが、指数部が同一であるから、シフタに
よる仮数部シフトの処理は必要なく、この部分（シフ
ト）のパスを省くことで、処理の高速化が図られる。
本実施例はかかる原理に基づいている。すなわち、オ
ペランドA,Bの指数部の比較が指数部比較器10により行
われるが、両者が同一であるから指数部比較器10からシ
フト数＝０の選択命令がセレクタ17およびセレクタ18に
出力される。このため、セレクタ17はシフタ13をバイパ
スして一方の仮数部をALU14に送り、ALU14で仮数部同士
の減算が行われる。このとき、ALU14の出力は正の場合
と、負の場合の両方があり得る。そして、その符号情報
は符号判定回路16に送られ、符号判定回路16から後段に
出力される。ALU14の出力が正負何れの場合であっても
セレクタ18は補数器15を通す方のパスを選択しており、
実際上ALU14の出力は補数器15を通過して後段に送られ
る。
ペランドA,Bの指数部の比較が指数部比較器10により行
われるが、両者が同一であるから指数部比較器10からシ
フト数＝０の選択命令がセレクタ17およびセレクタ18に
出力される。このため、セレクタ17はシフタ13をバイパ
スして一方の仮数部をALU14に送り、ALU14で仮数部同士
の減算が行われる。このとき、ALU14の出力は正の場合
と、負の場合の両方があり得る。そして、その符号情報
は符号判定回路16に送られ、符号判定回路16から後段に
出力される。ALU14の出力が正負何れの場合であっても
セレクタ18は補数器15を通す方のパスを選択しており、
実際上ALU14の出力は補数器15を通過して後段に送られ
る。
ここで、補数器15を通過する場合でも、上述の如く、
少なくともシフタ13を全く通過していないから、この部
分の遅延がなく、処理時間が短縮される。
少なくともシフタ13を全く通過していないから、この部
分の遅延がなく、処理時間が短縮される。
以上のことから、従来例では指数比較器→シフタ→AL
U→２の補数器の合計遅延となるのに対して、本実施例
では指数部比較器→シフタ→ALUあるいは指数部比較器
→ALU→２の補数器のパスとなり、シフタ又は２の補数
器の何れか一方が必ず省略されるため、最大限、上記２
つのパスの合計遅延の長い方となるが、従来に比較して
全体の演算時間を格段と短縮して高速化を図ることがで
きる。
U→２の補数器の合計遅延となるのに対して、本実施例
では指数部比較器→シフタ→ALUあるいは指数部比較器
→ALU→２の補数器のパスとなり、シフタ又は２の補数
器の何れか一方が必ず省略されるため、最大限、上記２
つのパスの合計遅延の長い方となるが、従来に比較して
全体の演算時間を格段と短縮して高速化を図ることがで
きる。
遅延の短縮割合は回路構成によるが、全体の遅延の２
〜３割程度となり、したがって、演算時間を従来の70〜
80％にすることができる。また簡単な追加構成であるか
ら、ハード量ではそれ程増えず、実用的である。
〜３割程度となり、したがって、演算時間を従来の70〜
80％にすることができる。また簡単な追加構成であるか
ら、ハード量ではそれ程増えず、実用的である。
本発明によれば、従来回路に対してシフタと２の補数
器の遅延時間のうち、小さい方の遅延時間分だけ全体の
遅延時間を小さくすることができ、演算処理の高速化を
図ることができる。
器の遅延時間のうち、小さい方の遅延時間分だけ全体の
遅延時間を小さくすることができ、演算処理の高速化を
図ることができる。
第１図は本発明に係る演算回路の一実施例を示す回路
図、 第２図は従来の演算回路の回路図である。 10……指数部比較器、 11、12……セレクタ 13……シフタ（シフト回路）、 14……ALU（仮数部演算手段）、 15……補数器、 16……符号判定回路、 17、18……セレクタ、 20……比較手段、 21……選択手段、 22……シフト実行手段、 23……補数器演算手段。
図、 第２図は従来の演算回路の回路図である。 10……指数部比較器、 11、12……セレクタ 13……シフタ（シフト回路）、 14……ALU（仮数部演算手段）、 15……補数器、 16……符号判定回路、 17、18……セレクタ、 20……比較手段、 21……選択手段、 22……シフト実行手段、 23……補数器演算手段。
Claims (1)
- 【請求項１】指数部と仮数部からなる浮動小数点表記法
により表される２つの数の指数部の大小を比較して一方
の仮数部について要求シフト数を決定する比較手段と、 前記２つの数の仮数部を選択的に出力する選択手段と、 仮数部をシフトさせるシフト回路及び該シフト回路をバ
イパスする第１のバイパス路を有するシフト実行手段
と、 前記選択手段から出力される一方の仮数部とシフト実行
手段から出力される他方の仮数部につき、加減算を行う
仮数部演算手段と、 ２の補数を求める補数器及び該補数器をバイパスする第
２のバイパス路を有する補数演算手段と、を有する演算
回路において、 前記２つの数の指数部が異なるときは、 前記シフト実行手段において、前記選択手段から出力さ
れる小さい方の仮数部を前記シフト回路により前記要求
シフト数だけシフトさせ、 前記仮数部演算手段において、減算の場合には絶対値の
大きなオペランドから小さなオペランドを減算し、 前記補数演算手段において、前記仮数部演算手段の出力
を第２のバイパス路を通して出力するとともに、 前記２つの数の指数部が同一であるときは、 前記シフト実行手段において、仮数部を第１のバイパス
路を通して出力し、 前記補数演算手段において、前記仮数部演算手段の出力
を補数器により変換することを特徴とする演算回路。
Priority Applications (5)
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|---|---|---|---|
| JP63058826A JP2695178B2 (ja) | 1988-03-11 | 1988-03-11 | 演算回路 |
| US07/320,496 US4977534A (en) | 1988-03-11 | 1989-03-08 | Operation circuit based on floating-point representation with selective bypass for increasing processing speed |
| DE68921083T DE68921083T2 (de) | 1988-03-11 | 1989-03-10 | Operationsschaltung für auf die Fliesskommadarstellung basierenden Operanden. |
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Family
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Family Applications (1)
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| US4841467A (en) * | 1987-10-05 | 1989-06-20 | General Electric Company | Architecture to implement floating point multiply/accumulate operations |
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1988
- 1988-03-11 JP JP63058826A patent/JP2695178B2/ja not_active Expired - Fee Related
-
1989
- 1989-03-08 US US07/320,496 patent/US4977534A/en not_active Expired - Lifetime
- 1989-03-10 DE DE68921083T patent/DE68921083T2/de not_active Expired - Fee Related
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| KR890015120A (ko) | 1989-10-28 |
| DE68921083D1 (de) | 1995-03-23 |
| JPH01232423A (ja) | 1989-09-18 |
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| KR920003493B1 (ko) | 1992-05-01 |
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|---|---|---|---|
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